a
特点
自动检测采样频率
无需编程
衰减采样时钟抖动
3.3 V ， 5 V输入和3.3V内核电源电压
接受16- / 18- / 20- / 24位数据
高达192 kHz的采样率
从7.75的输入/输出采样率： 11： 8
旁路模式
多AD1896 TDM菊花链模式
多个AD1896匹配相模式
142分贝信号与噪声和动态范围
（ A加权， 20 Hz至20 kHz的带宽）
截至-133 dB的THD + N
线性相位FIR滤波器
硬件可控软静音
支持256 F
S
, 512 f
S
或768 F
S
主
模式时钟
灵活的3线串行数据端口与左对齐，
I
2
S，右对齐（ 16-， 18- ， 20-， 24位） ，和
TDM串行端口模式
主/从机输入和输出模式
28引脚SSOP塑料包装
应用
家庭影院系统，演播室数字调音台，
车载音响系统， DVD ，机顶盒，
数字音效处理器，演播室到发射器
链接，数字音频广播设备，
DigitalTape的Varispeed应用
192 kHz立体声异步
采样速率转换器
AD1896
*
功能框图
GRPDLYS
RESET
VDD_IO VDD_CORE
MUTE_I
SDATA_I
SCLK_I
LRCLK_I
SMODE_IN_0
SMODE_IN_1
SMODE_IN_2
绕行
MUTE_O
时钟分频器
只读存储器
WLNGTH_O_0
WLNGTH_O_1
串行
输入
数字
PLL
FIR
滤波器
串行
产量
FIFO
FS
OUT
FS
IN
AD1896
SDATA_O
SCLK_O
LRCLK_O
TDM_IN
SMODE_O_0
SMODE_O_1
MCLK_I
MSMODE_0
MSMODE_2
MCLK_O
MSMODE_1
端口支持TDM模式菊花链的多个AD1896s到
一个数字信号处理器。串行输出数据被向下抖动
为20， 18 ，或16比特时20-， 18- ，或16位输出数据选单片
选中。在AD1896的采样速率从数据转换
串行输入端口到串行输出端口的采样速率。该
在串行输入端口的采样率可以是异步的
对于输出串行端口的输出采样率。该
主时钟到AD1896 ， MCLK ，可以是异步的，以
两个串行输入和输出端口。
MCLK ，可以产生任意的片或片上由AD1896
主时钟振荡器。因为MCLK可以是异步的
输入或输出的串行端口，一个晶体可以用来产生
MCLK的内部，以减少对噪声和EMI辐射
板。当MCLK同步到任何输出或输入
串行端口时， AD1896可以在主控模式下，可配置
MCLK被分割下来并用于产生左/右
和位时钟的串口是同步的MCLK 。
在AD1896支持256主模式
f
S
, 512
f
S
,
和768
f
S
对于输入和输出的串行端口。
从概念上讲， AD1896插值由串行输入数据
为2的速率
20
和样品的内插数据流
输出采样率。在实践中，一个64抽头的FIR滤波器， 2
20
polyphases ，一个FIFO ，其测量时间的数字伺服环路
在5个ps的输入和输出样本之间的差异，
和数字电路来跟踪采样率比率是用来
进行内插和输出采样。参阅
操作部分理论。数字伺服环路和样品
率比电路自动跟踪的输入和输出
采样率。
（下转第17页）
产品概述
该AD1896是24位，高性能，单芯片，第二
代异步采样率转换器。基于模拟
设备与它的第一个异步采样速率体验
转换器中， AD1890的AD1896提供了改进的性能
和附加功能。这种改进的性能包括
取决于样品的THD + N范围-117 dB到-133分贝
速率和输入频率142分贝（A计权）动态范围，
192千赫兹的采样频率对输入和输出的采样
率，改进的抖动抑制，和1:8上采样和7.75 ：1的
下采样比。其他功能还包括多个串行
格式，旁路模式，更好的接口以数字信号亲
处理机，和一个匹配的相位模式。
该AD1896有一个3线接口为串行输入和
支持左对齐的输出口，我
2
S，右对齐
（ 16-， 18- ， 20-， 24比特）模式。此外，串行输出
*专利
正在申请中。
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯该
可能是由于它的使用。没有获发牌照以暗示或以其他方式
在ADI公司的任何专利或专利权。商标
注册商标是其各自公司的财产。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
www.analog.com
传真： 781 / 326-8703
2003 ADI公司保留所有权利。
AD1896–SPECIFICATIONS
试验条件下，除非另有说明。
电源电压
VDD_CORE
VDD_IO
环境温度
输入时钟
输入信号
测量带宽
字宽
负载电容
输入电压高
输入电压低
特定网络阳离子如有更改，恕不另行通知。
3.3 V
5.0 V或3.3 V
25°C
30.0兆赫
1.000千赫， 0 dBFS的
20至f
S_OUT
/ 2赫兹
24位
50 pF的
2.4 V
0.8 V
数字性能（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
决议
采样率@ MCLK_I = 30 MHz的
采样率（ @其他钟表大师）
1
采样率比率
采样
缩减像素采样（短GRPDLYS ）
缩减像素采样（长GRPDLYS ）
动态范围
2
（20赫兹至f
S_OUT
/ 2 ， 1千赫， -60 dBFS的输入） A加权
最坏的情况（ 192千赫48千赫）
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
（20赫兹至f
S_OUT
/ 2 ， 1千赫， -60 dBFS的输入）无滤波器
最坏的情况（ 192千赫48千赫）
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
总谐波失真+噪声
2
（20赫兹至f
S_OUT
/ 2 ， 1千赫， 0 dBFS的输入）无滤波器
最坏的情况（ 32千赫： 48千赫）
3
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
通道间增益不匹配
通道间相位偏差
静音衰减（ 24位字宽） （A计权）
民
典型值
最大
单位
位
千赫
千赫
24
6
215
MCLK_I/5000
≤
f
S
< MCLK_I / 138
1:8
7.75:1
7.0:1
132
142
141
142
141.5
140
140
132
139
139
139
137
137
138
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
–117
–123
–124
–120
–123
–132
–133
0.0
0.0
–144
dB
dB
dB
dB
dB
dB
dB
dB
度
dB
笔记
1
较低的采样速率比由如下公式给出是可能的，但抖动抑制会降低。
2
请参考DNR和THD + N的数字在很宽范围的输入和输出采样率的典型性能特性部分。
3
对于任何其他的采样率比，最低的THD + N会比-117分贝更好。请参考详细的性能曲线。
特定网络阳离子如有更改，恕不另行通知。
–2–
REV 。一
AD1896
数字定时（ -40℃ <牛逼
A
< + 105 ℃， VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
1
t
MCLKI
f
MCLK
t
MPWH
t
MPWL
MCLK_I期
MCLK_I频率
MCLK_I脉宽高
MCLK_I脉宽低
民
33.3
典型值
最大
30.0
2, 3
单位
ns
兆赫
ns
ns
ns
ns
ns
ns
ns
9
12
8
8
8
8
3
12
12
3
3
20
3
5
3
10
5
200
12
12
输入串行端口时序
t
LRIS
LRCLK_I安装程序SCLK_I
SCLK_I脉宽高
t
SIH
t
SIL
SCLK_I脉宽低
SDATA_I安装程序SCLK_I上升沿
t
DIS
从SCLK_I上升沿SDATA_I保持
t
DIH
从MCLK_I传播延迟上升沿SCLK_I上升沿
（串行输入端口MASTER ）
从MCLK_I传播延迟上升沿LRCLK_I上升沿
（串行输入端口MASTER ）
输出串行端口时序
t
TDMS
TDM_IN安装程序SCLK_O下降沿
从SCLK_O下降沿TDM_IN保持
t
TDMH
SDATA_O传播延迟，从SCLK_O ， LRCLK_O
t
DOPD
t
DOH
SDATA_O从SCLK_O举行
LRCLK_O安装程序SCLK_O （仅TDM模式）
t
LRoS
LRCLK_O从SCLK_O保持（ TDM模式）
t
LROH
t
SOH
SCLK_O脉宽高
SCLK_O脉宽低
t
SOL
复位脉冲宽度低
t
RSTL
从MCLK_I传播延迟上升沿SCLK_O上升沿
（串行输出端口MASTER ）
从MCLK_I传播延迟上升沿LRCLK_O上升沿
（串行输出端口MASTER ）
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
笔记
1
请参考时序图部分。
2
可能的最大采样速率是：
FS
最大
=
f
MCLK
/138.
3
f
MCLK
高达34兆赫，可以在下列条件下： 0∞C <
A
< 70∞C ， 45/55或更好MCLK_I占空比。
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–3–
AD1896
时序图
LRCLK_I
我MCLK
t
LRIS
SCLK我
t
SIH
t
SIL
RESET
t
DIS
我SDATA
t
RSTL
t
DIH
图2中。
RESET
定时
LRCLK
t
SOH
SCLK
t
MPWH
t
DOPD
t
SOL
SDATA
t
DOH
t
LRoS
LRCLK
t
MPWL
图3. MCLK_I时序
t
LROH
SCLK
t
TDMS
在TDM
t
TDMH
图1.输入和输出的串行端口时序（ SCLK I / O，
LRCLK I / O ， SDATA I / O ， TDM_IN ）
–4–
REV 。一
AD1896
数字滤波器（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
通带内
通带纹波
过渡带
阻带
阻带衰减
群时延
特定网络阳离子如有更改，恕不另行通知。
民
典型值
最大
0.4535 f
S_OUT
±
0.016
0.5465 f
S_OUT
单位
Hz
dB
Hz
Hz
dB
0.4535 f
S_OUT
0.5465 f
S_OUT
–125
请参考本集团时滞方程部分。
数字I / O特性（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
输入高电压（ V
IH
)
输入电压低（V
IL
)
输入漏电流（I
IH
@ V
IH
= 5 V)
1
输入漏电流（I
IL
@ V
IL
= 0 V)
1
输入漏电流（I
IH
@ V
IH
= 5 V)
2
输入漏电流（I
IL
@ V
IL
= 0 V)
2
输入电容
输出电压高（V
OH
@ I
OH
= -4毫安）
输出电压低（V
OL
@ I
OL
= 4毫安）
输出源电流高（我
OH
)
输出灌电流低（我
OL
)
笔记
1
所有的输入引脚除外GRPDLYS 。
2
GRPDLYS脚而已。
特定网络阳离子如有更改，恕不另行通知。
民
2.4
典型值
最大
0.8
+2
–2
+150
–150
10
0.5
–4
+4
单位
V
mA
mA
mA
mA
pF
V
V
mA
mA
VDD_CORE - 0.5
5
VDD_CORE - 0.4
0.2
电源
参数
电源电压
VDD_CORE
VDD_IO *
主动电源电流
I_CORE_ACTIVE
48千赫48千赫
96千赫96千赫
192千赫192千赫
I_IO_ACTIVE
关断电源电流： （所有时钟停止）
I_CORE_PWRDN
I_IO_PWRDN
特定网络阳离子如有更改，恕不另行通知。
民
3.135
VDD_CORE
典型值
3.3
3.3/5.0
20
26
43
2
0.5
10
最大
3.465
5.5
单位
V
V
mA
mA
mA
mA
mA
mA
*对于
3.3 V电压输入， VDD_IO电源应设置为3.3 V ;然而， VDD_CORE电源电压不应超过VDD_IO 。
REV 。一
–5–
a
特点
自动检测采样频率
无需编程
衰减采样时钟抖动
3.3 V ， 5 V输入和3.3V内核电源电压
接受16- / 18- / 20- / 24位数据
高达192 kHz的采样率
从7.75的输入/输出采样率： 11： 8
旁路模式
多AD1896 TDM菊花链模式
多个AD1896匹配相模式
142分贝信号与噪声和动态范围
（ A加权， 20 Hz至20 kHz的带宽）
截至-133 dB的THD + N
线性相位FIR滤波器
硬件可控软静音
支持256 F
S
, 512 f
S
或768 F
S
主
模式时钟
灵活的3线串行数据端口与左对齐，
I
2
S，右对齐（ 16-， 18- ， 20-， 24位） ，和
TDM串行端口模式
主/从机输入和输出模式
28引脚SSOP塑料包装
应用
家庭影院系统，演播室数字调音台，
车载音响系统， DVD ，机顶盒，
数字音效处理器，演播室到发射器
链接，数字音频广播设备，
DigitalTape的Varispeed应用
192 kHz立体声异步
采样速率转换器
AD1896
*
功能框图
GRPDLYS
RESET
VDD_IO VDD_CORE
MUTE_I
SDATA_I
SCLK_I
LRCLK_I
SMODE_IN_0
SMODE_IN_1
SMODE_IN_2
绕行
MUTE_O
时钟分频器
只读存储器
WLNGTH_O_0
WLNGTH_O_1
串行
输入
数字
PLL
FIR
滤波器
串行
产量
FIFO
FS
OUT
FS
IN
AD1896
SDATA_O
SCLK_O
LRCLK_O
TDM_IN
SMODE_O_0
SMODE_O_1
MCLK_I
MSMODE_0
MSMODE_2
MCLK_O
MSMODE_1
端口支持TDM模式菊花链的多个AD1896s到
一个数字信号处理器。串行输出数据被向下抖动
为20， 18 ，或16比特时20-， 18- ，或16位输出数据选单片
选中。在AD1896的采样速率从数据转换
串行输入端口到串行输出端口的采样速率。该
在串行输入端口的采样率可以是异步的
对于输出串行端口的输出采样率。该
主时钟到AD1896 ， MCLK ，可以是异步的，以
两个串行输入和输出端口。
MCLK ，可以产生任意的片或片上由AD1896
主时钟振荡器。因为MCLK可以是异步的
输入或输出的串行端口，一个晶体可以用来产生
MCLK的内部，以减少对噪声和EMI辐射
板。当MCLK同步到任何输出或输入
串行端口时， AD1896可以在主控模式下，可配置
MCLK被分割下来并用于产生左/右
和位时钟的串口是同步的MCLK 。
在AD1896支持256主模式
f
S
, 512
f
S
,
和768
f
S
对于输入和输出的串行端口。
从概念上讲， AD1896插值由串行输入数据
为2的速率
20
和样品的内插数据流
输出采样率。在实践中，一个64抽头的FIR滤波器， 2
20
polyphases ，一个FIFO ，其测量时间的数字伺服环路
在5个ps的输入和输出样本之间的差异，
和数字电路来跟踪采样率比率是用来
进行内插和输出采样。参阅
操作部分理论。数字伺服环路和样品
率比电路自动跟踪的输入和输出
采样率。
（下转第17页）
产品概述
该AD1896是24位，高性能，单芯片，第二
代异步采样率转换器。基于模拟
设备与它的第一个异步采样速率体验
转换器中， AD1890的AD1896提供了改进的性能
和附加功能。这种改进的性能包括
取决于样品的THD + N范围-117 dB到-133分贝
速率和输入频率142分贝（A计权）动态范围，
192千赫兹的采样频率对输入和输出的采样
率，改进的抖动抑制，和1:8上采样和7.75 ：1的
下采样比。其他功能还包括多个串行
格式，旁路模式，更好的接口以数字信号亲
处理机，和一个匹配的相位模式。
该AD1896有一个3线接口为串行输入和
支持左对齐的输出口，我
2
S，右对齐
（ 16-， 18- ， 20-， 24比特）模式。此外，串行输出
*专利
正在申请中。
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯该
可能是由于它的使用。没有获发牌照以暗示或以其他方式
在ADI公司的任何专利或专利权。商标
注册商标是其各自公司的财产。
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 781 / 329-4700
www.analog.com
传真： 781 / 326-8703
2003 ADI公司保留所有权利。
AD1896–SPECIFICATIONS
试验条件下，除非另有说明。
电源电压
VDD_CORE
VDD_IO
环境温度
输入时钟
输入信号
测量带宽
字宽
负载电容
输入电压高
输入电压低
特定网络阳离子如有更改，恕不另行通知。
3.3 V
5.0 V或3.3 V
25°C
30.0兆赫
1.000千赫， 0 dBFS的
20至f
S_OUT
/ 2赫兹
24位
50 pF的
2.4 V
0.8 V
数字性能（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
决议
采样率@ MCLK_I = 30 MHz的
采样率（ @其他钟表大师）
1
采样率比率
采样
缩减像素采样（短GRPDLYS ）
缩减像素采样（长GRPDLYS ）
动态范围
2
（20赫兹至f
S_OUT
/ 2 ， 1千赫， -60 dBFS的输入） A加权
最坏的情况（ 192千赫48千赫）
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
（20赫兹至f
S_OUT
/ 2 ， 1千赫， -60 dBFS的输入）无滤波器
最坏的情况（ 192千赫48千赫）
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
总谐波失真+噪声
2
（20赫兹至f
S_OUT
/ 2 ， 1千赫， 0 dBFS的输入）无滤波器
最坏的情况（ 32千赫： 48千赫）
3
44.1千赫48千赫
48千赫44.1千赫
48千赫96千赫
44.1千赫： 192千赫
96千赫48千赫
192千赫32千赫
通道间增益不匹配
通道间相位偏差
静音衰减（ 24位字宽） （A计权）
民
典型值
最大
单位
位
千赫
千赫
24
6
215
MCLK_I/5000
≤
f
S
< MCLK_I / 138
1:8
7.75:1
7.0:1
132
142
141
142
141.5
140
140
132
139
139
139
137
137
138
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
–117
–123
–124
–120
–123
–132
–133
0.0
0.0
–144
dB
dB
dB
dB
dB
dB
dB
dB
度
dB
笔记
1
较低的采样速率比由如下公式给出是可能的，但抖动抑制会降低。
2
请参考DNR和THD + N的数字在很宽范围的输入和输出采样率的典型性能特性部分。
3
对于任何其他的采样率比，最低的THD + N会比-117分贝更好。请参考详细的性能曲线。
特定网络阳离子如有更改，恕不另行通知。
–2–
REV 。一
AD1896
数字定时（ -40℃ <牛逼
A
< + 105 ℃， VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
1
t
MCLKI
f
MCLK
t
MPWH
t
MPWL
MCLK_I期
MCLK_I频率
MCLK_I脉宽高
MCLK_I脉宽低
民
33.3
典型值
最大
30.0
2, 3
单位
ns
兆赫
ns
ns
ns
ns
ns
ns
ns
9
12
8
8
8
8
3
12
12
3
3
20
3
5
3
10
5
200
12
12
输入串行端口时序
t
LRIS
LRCLK_I安装程序SCLK_I
SCLK_I脉宽高
t
SIH
t
SIL
SCLK_I脉宽低
SDATA_I安装程序SCLK_I上升沿
t
DIS
从SCLK_I上升沿SDATA_I保持
t
DIH
从MCLK_I传播延迟上升沿SCLK_I上升沿
（串行输入端口MASTER ）
从MCLK_I传播延迟上升沿LRCLK_I上升沿
（串行输入端口MASTER ）
输出串行端口时序
t
TDMS
TDM_IN安装程序SCLK_O下降沿
从SCLK_O下降沿TDM_IN保持
t
TDMH
SDATA_O传播延迟，从SCLK_O ， LRCLK_O
t
DOPD
t
DOH
SDATA_O从SCLK_O举行
LRCLK_O安装程序SCLK_O （仅TDM模式）
t
LRoS
LRCLK_O从SCLK_O保持（ TDM模式）
t
LROH
t
SOH
SCLK_O脉宽高
SCLK_O脉宽低
t
SOL
复位脉冲宽度低
t
RSTL
从MCLK_I传播延迟上升沿SCLK_O上升沿
（串行输出端口MASTER ）
从MCLK_I传播延迟上升沿LRCLK_O上升沿
（串行输出端口MASTER ）
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
笔记
1
请参考时序图部分。
2
可能的最大采样速率是：
FS
最大
=
f
MCLK
/138.
3
f
MCLK
高达34兆赫，可以在下列条件下： 0∞C <
A
< 70∞C ， 45/55或更好MCLK_I占空比。
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–3–
AD1896
时序图
LRCLK_I
我MCLK
t
LRIS
SCLK我
t
SIH
t
SIL
RESET
t
DIS
我SDATA
t
RSTL
t
DIH
图2中。
RESET
定时
LRCLK
t
SOH
SCLK
t
MPWH
t
DOPD
t
SOL
SDATA
t
DOH
t
LRoS
LRCLK
t
MPWL
图3. MCLK_I时序
t
LROH
SCLK
t
TDMS
在TDM
t
TDMH
图1.输入和输出的串行端口时序（ SCLK I / O，
LRCLK I / O ， SDATA I / O ， TDM_IN ）
–4–
REV 。一
AD1896
数字滤波器（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
通带内
通带纹波
过渡带
阻带
阻带衰减
群时延
特定网络阳离子如有更改，恕不另行通知。
民
典型值
最大
0.4535 f
S_OUT
±
0.016
0.5465 f
S_OUT
单位
Hz
dB
Hz
Hz
dB
0.4535 f
S_OUT
0.5465 f
S_OUT
–125
请参考本集团时滞方程部分。
数字I / O特性（ VDD_CORE = 3.3 V
5 ％ ， VDD_IO = 5.0 V
10%)
参数
输入高电压（ V
IH
)
输入电压低（V
IL
)
输入漏电流（I
IH
@ V
IH
= 5 V)
1
输入漏电流（I
IL
@ V
IL
= 0 V)
1
输入漏电流（I
IH
@ V
IH
= 5 V)
2
输入漏电流（I
IL
@ V
IL
= 0 V)
2
输入电容
输出电压高（V
OH
@ I
OH
= -4毫安）
输出电压低（V
OL
@ I
OL
= 4毫安）
输出源电流高（我
OH
)
输出灌电流低（我
OL
)
笔记
1
所有的输入引脚除外GRPDLYS 。
2
GRPDLYS脚而已。
特定网络阳离子如有更改，恕不另行通知。
民
2.4
典型值
最大
0.8
+2
–2
+150
–150
10
0.5
–4
+4
单位
V
mA
mA
mA
mA
pF
V
V
mA
mA
VDD_CORE - 0.5
5
VDD_CORE - 0.4
0.2
电源
参数
电源电压
VDD_CORE
VDD_IO *
主动电源电流
I_CORE_ACTIVE
48千赫48千赫
96千赫96千赫
192千赫192千赫
I_IO_ACTIVE
关断电源电流： （所有时钟停止）
I_CORE_PWRDN
I_IO_PWRDN
特定网络阳离子如有更改，恕不另行通知。
民
3.135
VDD_CORE
典型值
3.3
3.3/5.0
20
26
43
2
0.5
10
最大
3.465
5.5
单位
V
V
mA
mA
mA
mA
mA
mA
*对于
3.3 V电压输入， VDD_IO电源应设置为3.3 V ;然而， VDD_CORE电源电压不应超过VDD_IO 。
REV 。一
–5–
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