ACT 7000SC
64位超标量微处理器
特点
■
■
全军事化QED RM7000微处理器
双发射对称超标量微处理器
指令预取的系统级优化
价格/性能
150 ，200， 210 ， 225兆赫的工作频率
咨询工厂的最新速度
●
MIPS IV超集的指令集体系结构
●
■
集成的存储器管理单元（ ACT52xx兼容）
●
●
●
●
完全关联的联合TLB （由I和D的翻译共享）
48双项映射96页
4项DTLB和4项ITLB
可变页面大小（ 4KB到16MB的4倍递增）
专用DSP整数乘法累加指令，
（ MAD / MADU ）和三操作数乘法指令（ MUL / U）
每行高速缓存锁定在初选和二次
旁路二级缓存选项
I&D测试/断点（监视）寄存器来进行仿真调试&
系统和软件调试&调试性能计数器
十大完全优先向量中断 - 6个外部， 2个内部， 2
软件
快速点击，回写，废止和命中，无效高速缓存操作
高效的高速缓存管理
■
嵌入式应用增强功能
●
●
●
●
●
●
■
高性能接口（ RM52xx兼容）
●
●
●
●
600 MB每秒峰值吞吐量
75 MHz的最大值。频率。 ，复用的地址/数据
支持1/2时钟乘法器（2， 2.5 ，3， 3.5 ，4， 4.5 ，5，6 ，7，8 ，9）
IEEE 1149.1 JTAG （ TAP ）边界扫描
■
集成一级和二级高速缓存 - 都是4路集
联想有32字节行大小
●
●
●
●
16KB指令
16KB数据：无阻塞和回写或直写
256KB的片上二级：统一的，无阻塞，块写回
数据预取指令允许处理器重叠高速缓存
吴延迟和指令执行
浮点结合乘加指令增加
在信号处理和图形应用的性能
有条件的动作，减少了转移的频率
索引寻址模式（寄存器+寄存器）
■
高性能浮点单元 - 600米FLOPS
最大
●
●
■
MIPS IV指令集
●
●
●
单周期重复率，常见的单精度运算
有的双精度运算
单周期重复率的单精度乘法结合
添加操作
两个周期重复率对于双精度乘法和
双精度合并的乘加运算
待机功率降低模式WAIT指令
4瓦特典型值2.5V诠释。 ， 3.3V的I / O ， 200MHz的
■
全静态CMOS设计，动态功耗降低逻辑
●
●
●
●
■
嵌入式电源去耦电容和额外的PLL
过滤器组件
■
■
208引脚CQFP ，腔式封装（ F17 ）
208引脚CQFP ，倒足迹（ F24 ） ，用同样的销
旋转的商业QED RM5261
框图
在 - 片256K字节二级缓存， 4 - 路集联
二级标签
集A
数据Cache
4 - 路集联
二级标签
套装B
DTAG
DTLB
二级标签
集合C
ITAG
ITLB
二级标签
集D
一级指令缓存
4 - 路集联
A / D BUS
公交车垫
存储缓冲器
写缓冲器
读缓冲器
缓冲垫
地址缓冲器
预取缓冲器
指令分派单元
F管注册
M钢管注册
F-管母线
M-管母线
巴士
浮点数
负载/对齐
浮点数
注册网络文件
打包机/脱壳
比较
浮点数
MultAdd ， ADD，SUB ，
无级变速器，分区，的Sqrt
乘法器阵列
浮 - 点控制
联合TLB
协处理器0
系统/内存
控制
PC增量
科电脑加法
ITLB虚
程序计数器
DVA
负载定位仪
整数寄存器文件
M管
加法器
染色/ SH
逻辑值
FA巴士
IVA
F管
加法器
移
逻辑值
DTLB虚
PLL /时钟
诠释MULT 。 DIV 。 MADD
eroflex电路技术 - MIPS RISC微处理器 SCD7000SC REV B 01年7月30日
整数控制
描述
在ACT 7000SC是一款高度集成的对称
能够发出两个超标量微处理器
说明每个处理器周期。它有两个高
性能的64位整数单元以及一个高
吞吐量，完全流水线的64位浮点运算单元。对
保持它的多个执行单元运行效率，
在ACT 7000SC不仅集成了16KB 4路集
关联指令和数据缓存，但背
它们与集成256KB 4路集
缔二次为好。为了获得最大的
效率，数据和次级高速缓存
回写和非阻塞。一个RM52XX家庭
兼容操作系统友好的记忆
有48分之64入口全关联管理单元
TLB和一个高性能的64位系统接口
支持硬件优先级和向量
中断轮出的主要特点
处理器。
在ACT 7000SC非常适合高端
嵌入式
控制
应用
这样
as
网络互联，
高
性能
图片
操纵，高速印刷，和3-D
可视化。
CPU寄存器
像所有的MIPS ISA处理器， ACT 7000SC
CPU有一个简单，干净的用户可视状态由
的32个通用寄存器，或雷达的，两个特殊的
通用寄存器的整数乘法和
师，和程序计数器;有无
条件码位。图1示出了用户可见
状态。
超标量调度
在ACT 7000SC拥有高效率的对称
超标量调度单元，这使得它发行最多
每个周期两条指令。为了教学
问题， ACT 7000SC定义了四个班
说明：整数，加载/存储，分支机构，
浮点。有两个逻辑管道，所述
功能，
或F ，管线和
内存方面，
或M ，
管线。但是请注意，对M管可以执行
整数以及内存类型的指令。
表1 - 指令发布规则
F管
之一：
整数，分支，浮点，
整数MUL ， DIV
M管
之一：
整数，加载/存储
硬件概述
在ACT 7000SC提供一体化的高层次
有针对性
at
高性能
嵌入式
应用程序。在ACT 7000SC的关键要素
下面简要地描述。
图2是该管道部分的简化
并示出了指令发出的基本信息
机制。
通用寄存器
63
0
r1
r2
r29
r30
r31
63
PC
程序计数器
0
0
63
乘法/除法寄存器
0
HI
63
LO
0
图1 - CP0寄存器
艾法斯电路技术
2
SCD7000SC REV B ○一年七月三十零日纽约Plainview的（ 516 ） 694-6700
.
表2 - 双发射指令类
整
LOAD / STORE
浮点数
支
指令
缓存
调度
单位
F管中IBus
M管中IBus
BEQ ， BNE ，
加，分， OR，XOR ， LW ， SW ， LD ，SD ， FADD一个fsub ， fmult ，
移等。
LDC1 ， SDC1 ， fmadd ， FDIV ，钙镁磷肥， bCzT ， bCzF ，J ，
等等
FSQRT等。
MOV ， MOVC ，
FMOV等。
FP
F管
FP
M管
整
F管
整
M管
该法的对称能力的超标量
7000SC ，在其低延迟的整数组合
执行单元和高通量完全流水线化
浮点执行单元，提供无与伦比的
价格/性能
in
计算密集型
嵌入式应用。
管道
在F和M管道两者的逻辑长度是
五个阶段与国家实施的寄存器写入，
或W管阶段。的物理长度
浮点执行管线实际上是7
级但这是完全透明的用户。
图3示出内的指令执行
ACT 7000SC当指令发出
同时按下两个管道。如图
图中，多达十个指令可以执行
同时。这个数字提出了一个有点
处理器操作简单化的看法然而，
因为乱序完成加载，存储和
图2 - 教学范式问题
下图说明了一个F管指令
一个M管指令可以同时发出，但
这两个M管道或两架F管指令不可
发行。表2规定更完全的
每一类中的说明。
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
1l
1l
2l
2l
1R
1R
1l
1l
2R
2R
2l
2l
1A
1A
1R
1R
1l
1l
2A
2A
2R
2R
2l
2l
1D
1D
1A
1A
1R
1R
1l
1l
2D
2D
2A
2A
2R
2R
2l
2l
1W
1W
1D
1D
1A
1A
1R
1R
1l
1l
2W
2W
2D
2D
2A
2A
2R
2R
2l
2l
1W
1W
1D
1D
1A
1A
1R
1R
2W
2W
2D
2D
2A
2A
2R
2R
1W
1W
1D
1D
1A
1A
2W
2W
2D
2D
2A
2A
1W
1W
1D
1D
2W
2W
2D
2D
1W
1W
2W
2W
一个周期
1I - 1R ：
2I:
2R:
1A:
1A:
1A-2A:
2A:
图2A-2D ：
1D:
2W:
指令高速缓存访问
指令的虚拟地址到物理地址的翻译
寄存器文件读出，绕道计算，指令译码，分公司地址计算
问题或滑决策，决策科
数据虚拟地址计算
整数加法，逻辑，移位
商店对齐
数据高速缓存访问和负载对齐
数据虚拟到物理地址的转换
注册文件写入
图3 - 管道
艾法斯电路技术
3
SCD7000SC REV B ○一年七月三十零日纽约Plainview的（ 516 ） 694-6700
长延迟的浮点运算可导致
那里是在过程中甚至超过说明书
显示的内容。
需要注意的是指令的依赖，资源
冲突，以及分支导致一些
指令槽被占领的NOP指令。
表3 - ALU的操作
单位
加法器
逻辑
移
F管
添加，分
逻辑，运动，零点漂移
（ NOP）。
无零点漂移
M管
加，分，数据地址
添加
逻辑，运动，零点漂移
（ NOP）。
无零点漂移，商店
对齐
整数单元
像对ACT 52XX系列， ACT 7000SC
实现了MIPS IV指令集架构，
因此是完全向上兼容
该处理器上，如运行的应用程序
R4650和R4700实现早期
新一代MIPS III指令集架构。
此外，该
ACT 7000SC包括两个
在没有找到实现的具体说明
基线的MIPS IV的ISA ，但是这是在有用
嵌入式市场。详细描述在后面的
该数据表的部分，这些指令
整数乘法累加和三操作数
整数乘法。
在ACT 7000SC整数单元包括32
通用64位寄存器中， HI / LO结果
在两管道操作数整数寄存器
乘法/除法运算，程序计数器，
或PC 。有两个单独的执行单元，一个
它可以执行功能，或F型指令
和一个可以执行的内存，或男，型
指令。看到上面的说明
指令类型和问题的规则。作为一个特殊的
情况下，整数乘法/除法指令以及
其对应的MFHi和MFLO指令可以
只在F型的执行单元来执行。内
每个执行单元的操作特性
相同于前面的QED设计与单
周期的ALU运算（加，分，逻辑，移位），一个
周期负载的延迟，以及独立乘法/除法
单元。
注册网络文件
在ACT 7000SC有32通用
与位置寄存器（ R0 ）硬盘连接到零寄存器
值。这些寄存器用于标量整型
运算和地址运算。为了
服务两个整数执行单元，寄存器
文件具有四个读端口和两个写入端口，并完全
内和两个执行之间绕过
单元，以尽量减少在流水线操作的等待时间。
整数乘法/除法
在ACT 7000SC有一个专用的整数
乘高速乘法/除法单元优化
和
乘法累加
操作。
该
乘法/除法单元所在的F型执行
单元。表4示出的性能
在每个操作乘法/除法单元。
表4 - 整数乘法/除法运算
操作码
MULT / U ，
MAD / U
MUL
DMULT ，
DMULTU
DIV ， DIVD
DDIV ，
DDIVU
操作数
SIZE
16位
32位
16位
32位
任何
任何
任何
潜伏期
4
5
4
5
9
36
68
重复
率
3
4
3
4
8
36
68
摊子
周期
0
0
2
3
0
0
0
ALU
在ACT 7000SC有两个完整的整数ALU的
每个包括一个整数加法器/减法器的一个逻辑
单元，和一个移位器。表3示出的功能
由ALU的每个执行单元执行。每
这些单位进行了优化，在完成所有操作
单个处理器周期。
基线的MIPS IV的ISA指定结果
乘法或除法运算的放置在喜
和Lo寄存器。然后，这些值可以是
传送到使用通用寄存器堆
移动 - 从喜和Move -从罗（ MFHI / MFLO ）
指令。
除了基线的MIPS IV整数乘法
指示，对ACT 7000SC也实现了
三操作数乘法指令MUL 。该指令
指定的乘法结果，直接去
整数寄存器文件，而不是Lo寄存器。该
乘法的部分，将已正常了
插入Hi寄存器被丢弃。对于应用程序
其中，已知的乘法的上半部分
结果是不需要使用MUL指令
消除了在执行一个明确的必要性
MFLO指令。
还包括在ACT 7000SC是
乘加
说明
MAD / MADU 。
这
指令将两个操作数，并增加了
所得产物为Hi的当前内容和
Lo寄存器。的乘法累加运算是
核心原始几乎所有的信号处理
算法允许对ACT 7000SC消除
需要在许多单独的DSP引擎嵌入
应用程序。
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SCD7000SC REV B ○一年七月三十零日纽约Plainview的（ 516 ） 694-6700
艾法斯电路技术
通过流水线的乘法累加功能和
动态地确定所述输入的大小
操作数，对ACT 7000SC是能够最大程度地
同时还采用面积高效吞吐
实施。
表5 - 浮点延迟和
重复率
手术
FADD
一个fsub
fmult
fmadd
fmsub
FDIV
FSQRT
frecip
frsqrt
fcvt.s.d
fcvt.s.w
fcvt.s.l
fcvt.d.s
fcvt.d.w
fcvt.d.l
fcvt.w.s
fcvt.w.d
fcvt.l.s
fcvt.l.d
钙镁磷肥
FMOV ， fmovc
晶圆厂， FNEG
潜伏期
单/双
4
4
4/5
4/5
4/5
21/36
21/36
21/36
38/68
4
6
6
4
4
4
4
4
4
4
1
1
1
重复率
单/双
1
1
1/2
1/2
1/2
19/34
19/34
19/34
36/66
1
3
3
1
1
1
1
1
1
1
1
1
1
浮点协处理器
在ACT 7000SC采用了高性能的
完全的流水线浮点协处理器
包括浮点寄存器文件和自主
执行单元用于乘法/加法/转换和
除法/平方根。浮点协处理器是一个
紧密耦合的共同执行单元，解码和
并行执行的指令用，并在壳体
浮点装入和存储，在合作的
M个管的整数单元。如前所述，在
在ACT 7000SC的超标量性能使
浮点运算指令发出
同时与整数指令。
浮点单元
在ACT 7000SC浮点执行单元
支持单精度和双精度算术运算，如
在IEEE标准754的执行指定
单元被分成一个独立的除法/开方机
和流水线乘法/加法单元。重叠
除法/方根和乘/加支撑。
在ACT 7000SC保持完全准确
同时允许浮点异常都
重叠和流水线作业。精确
例外情况是极其重要的，面向对象的
编程环境和非常可取
调试在任何环境中。
浮点单元的操作集包括
浮点加，减，乘，乘加，
除法，平方根倒数，倒数平方根
有条件的移动，固定点之间的转换
和浮点格式之间的转换
浮点格式，和浮点比较。
表5给出了浮点的延迟
在内部的处理器周期的指令。
为了支持超标量操作， FGR有
4读端口和两个写端口，并完全
旁路，以减少在操作延迟
管线。三个的读端口和一个写端口
用于支持组合的乘加
指令，而第四读取和写入第二个端口
允许并发浮点加载或存储和
有条件的举动。
系统控制协处理器（ CP0 ）
浮点通用寄存器文件
浮点通用寄存器文件， FGR ，是
由32个64位寄存器。与
浮点装入和存储双指令，
LDC1和SDC1 ，浮点单元可以采取
利用64位宽度的数据高速缓存，并发出一个
浮点协处理器的加载或存储双字
指令中的每一个周期。
浮点控制寄存器文件包含两个
寄存器;一个用于确定配置和
修订信息的协处理器，一个用于
控制和状态信息。这些寄存器
主要用于诊断软件，例外
处理，状态保存和恢复，以及控制
舍入模式。
在MIPS系统控制协处理器（ CP0 ）
体系结构负责虚拟存储器
子系统，异常控制系统，以及
处理器的诊断能力。在MIPS
体系结构，系统控制协处理器（和
因而，内核软件）是实施
依赖。对于内存管理， ACT
7000SC CP0的逻辑上是完全相同的
RM5200系列和R5000 。对于中断异常
和诊断，对ACT 7000SC是一个超
RM5200系列和R5000实施额外
后来在中断部分中描述的功能，
测试/断点设施和性能
柜台设施。
存储器管理单元控制所述虚拟
系统内存页映射。它由一个
指令地址转换缓冲器，或ITLB ，一个数据
5
SCD7000SC REV B ○一年七月三十零日纽约Plainview的（ 516 ） 694-6700
艾法斯电路技术
QQ：2881677436 复制
