A67L0618/A67L9336
初步
文档标题
1M X 18 ， 512K ×36的LVTTL ，流水线ZeBL
TM
SRAM
修订历史
版本号
0.0
1M X 18 ， 512K ×36的LVTTL ，流水线ZeBL
TM
SRAM
历史
创刊号
发行日期
2005年8月20日，
备注
初步
初步
（ 2005年8月，版本0.0 ）
AMIC技术股份有限公司
A67L0618/A67L9336
初步
特点
快速存取时间：
2.6 / 2.8 / 3.2 / 3.5 / 3.8 / 4.2 （ 227分之250 / 200 /一百五分之一百六十六/ 133MHz的）
读取和写入周期之间的零总线延迟
允许100 ％的总线利用率
信号+ 3.3V
±
5 ％的电源
单个字节写入控制能力
时钟使能（
CEN
）引脚使能时钟和暂停
操作
时钟控制和注册地址，数据和
控制信号的
注册输出管线的应用
三个独立的芯片能够让各种各样的
对于CE控制选项，地址流水线
内部自定时写周期
可选的突发模式（线性或交错）
睡眠模式（ ZZ引脚）提供
提供100引脚LQFP封装
1M X 18 ， 512K ×36的LVTTL ，流水线ZeBL
TM
SRAM
概述
酰胺零总线延迟（ ZeBL
TM
） SRAM系列
采用高速，低功耗的CMOS设计使用
先进的CMOS工艺。
该A67L0618 ， A67L9336 SRAM的集成1M ×18 ，
512K ×36的SRAM核心具有先进的同步
外围电路和一个2位的数据串计数器。这些SRAM
没有100 ％的总线利用率进行优化
任何等待周期期间写读交替插入。
正边沿触发的单时钟输入（ CLK ）控制
所有的同步输入通过寄存器。该
同步输入包括所有地址，所有的数据输入，
低电平有效芯片使能（
CE
），两个附加的芯片使供
简单的深度扩展（ CE2 ，
CE2
） ，循环启动输入
（ ADV /
LD
），同步时钟使能（
CEN
） ，字节写
使（
BW1
,
BW2
,
BW3
,
BW4
）和读/写（R /
W
).
异步输入包括输出使能（
OE
） ，时钟
（ CLK ） ，休眠模式（ ZZ ，绑低，如果用的）和爆裂
模式（MODE） 。突发模式可以提供两种或交错
线性运算，突发操作可以通过发起
同步地址前进/加载（ ADV /
LD
）引脚低
状态。随后一阵地址可以是内部
芯片产生并通过相同的输入引脚控制
ADV /
LD
在高状态。
写周期是内部自我时间和同步
时钟输入端和R的时/上升沿
W
是低的。
该功能简化了写接口。单个字节
使允许写入单个字节。
BW1
控制
I / Oa的引脚;
BW2
控制I / OB引脚;
BW3
控制I / OC引脚;
和
BW4
控制I / OD引脚。循环类型只能是
地址被加载时定义。
该SRAM采用+ 3.3V电源工作，和所有
输入和输出都是LVTTL兼容。该装置是
非常适合高带宽利用率的系统。
导言（ 2005年8月，版本0.0 ）
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AMIC技术股份有限公司
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