A67L83161/A67L83181/
A67L73321 / A67L73361系列
256K X 16/18 ， 128K X 32/36
初步
文档标题
256K X 16/18 ， 128K X 32/36 LVTTL ，流通型DBA
修订历史
启示录
号
0.0
0.1
TM
LVTTL ，流通型DBA
TM
SRAM
SRAM
历史
创刊号
变化快的访问时间从7.5 / 8.0 / 8.5 / 9.0 ns至10/11/12
ns
从2.0 / 2.2 / 2.5 ns的变化建立时间为2.5纳秒
修复引脚分配错误引脚14和引脚16
发行日期
1999年4月7日
1999年9月15日
备注
初步
初步
（ 1999年9月，版本0.1 ）
AMIC Technology，Inc.的
DBA和直接总线交替是AMIC技术， Inc。的商标。
A67L83161/A67L83181/
A67L73321 / A67L73361系列
256K X 16/18 ， 128K X 32/36
初步
特点
n
快速访问时间： 10/11/12 NS
（100， 90 ， 83 MHz）的
n
读取和写入之间的直通巴士交替
循环允许100 ％的总线利用率
n
信号+ 3.3V
±
5 ％的电源
n
单个字节写入控制能力
n
时钟使能（
CEN
）引脚使能时钟和暂停
操作
n
时钟控制和注册地址，数据和
控制信号的
n
注册输出管线的应用
n
三个独立的芯片能够让各种各样的
对于CE控制选项，地址流水线
n
内部自定时写周期
n
可选的突发模式（线性或交错）
n
睡眠模式（ ZZ引脚）提供
n
提供100引脚LQFP封装
LVTTL ，流通型DBA
TM
SRAM
概述
酰胺路公交车直达交替 （ DBA ） SRAM
系列采用高速，低功耗的CMOS设计
用先进的CMOS工艺。
该A67L83161 ， A67L83181 ， A67L73321 ， A67L73361
SRAM的集成256K X 16 ， 256K X 18 ， 128K ×32或
128K ×36的SRAM核心具有先进的同步
外围电路和一个2位的数据串计数器。这些
SRAM是100 ％的总线利用率优化
没有任何等待周期中直写插入
读交替。正边沿触发单
时钟输入（ CLK ）控制所有的同步输入
通过该寄存器。同步输入
包括所有地址，所有的数据输入端，低电平有效芯片
启用（
CE
），两个附加的芯片使便于深度
扩展（ CE2 ，
CE2
） ，循环启动输入（ ADV / LD ） ，
同步时钟使能（
CEN
） ，字节写使能
(
BW1
,
BW2
,
BW3
,
BW4
）和读/写（R /
W
).
异步输入包括输出使能（
OE
),
时钟（ CLK ） ，休眠模式（ ZZ ，绑低，如果用的）和
突发模式（MODE） 。突发模式可以提供两种
交错或线性运算，突发操作可以是
通过同步地址高级/启动加载
（ ADV / LD）引脚的低状态。随后突发地址
可以由芯片内部产生并通过控制
相同的输入引脚ADV / LD高的状态。
写周期是内部自我时间和同步
与时钟输入的上升沿和当R /
W
is
低。该功能简化了写接口。个人
字节使能允许写入单个字节。
BW1
控制I / Oa的引脚;
BW2
控制I / OB引脚;
BW3
控制I / OC引脚;和
BW4
控制I / OD引脚。周期
一个地址被加载时的类型只能定义，
即，当ADV / LD为低电压。奇偶校验/ ECC位只
可在X18 / 36版。
该SRAM采用+ 3.3V电源工作，和所有
输入和输出都是LVTTL兼容。该装置是
非常适合高带宽利用率的系统。
初步
（ 1999年9月，版本0.1 ）
1
AMIC Technology，Inc.的
DBA和直接总线交替是AMIC技术， Inc。的商标。
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