A63L7336
128K X 36位同步高速SRAM与
突发计数器和流水线数据输出
初步
文档标题
128K X 36位同步高速SRAM与突发计数器和流水线
数据输出
修订历史
版本号
0.0
历史
创刊号
发行日期
2005年7月11日
备注
初步
初步
（ 2005年7月，版本0.0 ）
AMIC技术股份有限公司
A63L7336
128K X 36位同步高速SRAM与
突发计数器和流水线数据输出
初步
特点
快速访问时间： 2.6 / 2.8 / 3.2 / 3.5 / 3.8 / 4.2纳秒
（ 250/227/200/166/150/133 MH
Z
)
单+ 3.3V + 10 ％或+ 3.3V - 5 ％电源
同步Burst功能
单个字节写入控制和全局写
注册输出管线的应用
三个独立的芯片能够让各种各样的
对于CE控制选项，地址流水线
可选的突发模式
睡眠模式（ ZZ引脚）提供
可提供100引脚LQFP封装
概述
该A63L7336是包含高速SRAM 4.5M
位同步存储器的位数，组织为128K字
由36位。
该A63L7336结合先进的同步
外围电路， 2位的猝发控制，输入寄存器
输出寄存器和一个128KX36 SRAM的核心是提供一种
宽范围的数据RAM中的应用程序。
的正边沿触发的单时钟输入（CLK）
控制所有的同步输入通过
寄存器。同步输入包括所有地址（ A0 -
A16 ） ，所有的数据输入（ I / O
1
- I / O
36
） ，低电平有效芯片使能
(
CE ） ，另外两个芯片使能（ CE2 ， CE2 ） ，爆裂
控制输入（ ADSC ， ADSP ， ADV ） ，字节写使能
（ BWE ， BW1 ， BW2 ， BW3 ， BW4 ）和全局写
（GW） 。异步输入包括输出使能（ OE ）
时钟（ CLK ） ，突发模式（ MODE ）和睡眠模式
(ZZ).
突发操作可以通过任一地址开始
状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵一阵的序列
地址可以由A63L7336在内部产生
与由脉冲串提前（ ADV）引脚控制。写
周期是内部自定时和同步的
的时钟（CLK）的上升沿。
此功能简化了写接口。单个字节
使允许写入单个字节。 BW1控制
I / O
1
- I / O
9
， BW2控制I / O
10
- I / O
18
， BW3控制
I / O
19
- I / O
27
和BW4控制I / O
28
- I / O
36
所有的
条件是BWE低。 GW低造成的所有字节
被写入。
初步
（ 2005年7月，版本0.0 ）
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AMIC技术股份有限公司
A63L7336
引脚说明
PIN号
符号
描述
32 – 37, 44 - 50, 81, 82,
99, 100
89
87, 93 - 96
88
86
92, 97, 98
83
84
85
31
A0 - A17
地址输入
CLK
BWE ， BW1 - BW4
GW
OE
CE2 ， CE2 ，CE
ADV
ADSP
ADSC
模式
时钟
字节写使能
全局写
OUTPUT ENABLE
芯片使
突发地址进展
处理器地址状态
控制器地址状态
突发模式：高开或常闭（交叉存取突发）
LOW （线性脉冲）
异步掉电（贪睡） ：高（休眠）
低开或常闭（唤醒）
数据输入/输出
64
ZZ
1,2, 3, 6 - 9, 12, 13, 18,
19, 22 - 25, 28, 29,
30,51,52, 53,
56 - 59, 62, 63, 68, 69, 72
- 75, 78, 79,80
15, 41, 65, 91
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 21, 26,
55, 60, 71, 76
I / O
1
- I / O
36
VCC
GND
VCCQ
电源
地
隔离输出缓冲器供应
GNDQ
隔离输出缓冲地
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（ 2005年7月，版本0.0 ）
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