A63L73321
128K ×32位同步高速SRAM
突发计数器和流过的数据输出
初步
文档标题
128K ×32位同步高速SRAM与突发计数器和液流 -
通过数据输出
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版本号
0.0
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0.2
0.3
0.4
历史
创刊号
从8.5 / 9.5 / 10 ns的快速改变访问时间为9.5 / 10月12日NS
我的改变
CC1
从300毫安至350mA （最大值）
添加描述为100/91/83兆赫
添加描述为2E1D在第1页
修改在第11页的波形
删除-9.5 & -10部件号
从为12ns至15ns的改变-12周期时间
发行日期
1998年12月14日
1999年6月9日
1999年12月19日
2000年6月20日
2001年8月29日
备注
初步
初步
（ 2000年8月，版本0.4 ）
AMIC Technology，Inc.的
A63L73321
128K ×32位同步高速SRAM
突发计数器和流过的数据输出
初步
特点
n
n
n
n
n
快速访问次数：为12ns ，在66MHz的
单+ 3.3V + 10 ％或+ 3.3V - 5 ％电源
同步Burst功能
单个字节写入控制和全局写
双循环启动，单周期解选
n
三个独立的芯片能够让各种各样的
对于CE控制选项，地址流水线
n
可选的突发模式
n
睡眠模式（ ZZ引脚）提供
n
可提供100引脚LQFP封装
概述
该A63L73321是一种高速，低功耗SRAM
含4,194,304比特位同步内存，
32位组织为131,072字。
该A63L73321结合先进的同步
外围电路， 2位的猝发控制，输入寄存器
输出缓冲器和一个128K ×32 SRAM的核心是提供一种
宽范围的数据RAM中的应用程序。
的正边沿触发的单时钟输入（CLK）
控制所有的同步输入通过
寄存器。同步输入包括所有地址（ A0 -
A16 ） ，所有的数据输入（ I / O
1
- I / O
32
） ，低电平有效芯片使能
（ CE ） ，另外两个芯片使能（ CE2 ， CE2 ） ，爆裂
控制输入（ ADSC ， ADSP ， ADV ） ，字节写
使（ BWE ， BW1 ， BW2 ， BW3 ， BW4 ）和全球
写（ GW ） 。异步输入包括输出使能
（ OE ） ，时钟（ CLK ） ，突发模式（ MODE ）和SLEEP
模式（ ZZ） 。
突发操作可以通过任一地址开始
状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵一阵的序列
地址可以由A63L73321在内部产生
与由脉冲串提前（ ADV）引脚控制。写
周期是内部自定时和同步的
的时钟（CLK）的上升沿。
此功能简化了写接口。单个字节
使允许写入单个字节。 BW1
控制I / O
1
- I / O
8
， BW2控制I / O
9
- I / O
16
， BW3
控制I / O
17
- I / O
24
和BW4控制I / O
25
- I / O
32
，所有
条件是BWE为LOW 。 GW低的原因
所有字节写入。
初步
（ 2000年8月，版本0.4 ）
1
AMIC Technology，Inc.的
A63L73321
引脚说明
PIN号
32 - 37, 44 - 50, 81, 82,
99, 100
89
87, 93 - 96
88
86
92, 97, 98
83
84
85
31
符号
A0 - A16
地址输入
描述
CLK
BWE ， BW1 - BW4
GW
OE
CE2 ， CE2 ，CE
ADV
ADSP
ADSC
模式
时钟
字节写使能
全局写
OUTPUT ENABLE
芯片使
突发地址进展
处理器地址状态
控制器地址状态
突发模式：高开或常闭（交叉存取突发）
LOW （线性脉冲）
异步掉电（贪睡） ：高（休眠）
低开或常闭（唤醒）
数据输入/输出
64
ZZ
2, 3, 6 - 9, 12, 13, 18, 19,
22 - 25, 28, 29, 52, 53,
56 - 59, 62, 63, 68, 69, 72
- 75, 78, 79
1, 14, 16, 30, 38, 39, 42,
43, 51, 66, 80
15, 41, 65, 91
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 21, 26,
55, 60, 71, 76
I / O
1
- I / O
32
NC
无连接
VCC
GND
VCCQ
电源
地
隔离输出缓冲器供应
GNDQ
隔离输出缓冲地
初步
（ 2000年8月，版本0.4 ）
4
AMIC Technology，Inc.的
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