A48P3616
初步
特征
CAS延迟和频率
CAS
潜伏期
2
2.5
3
最大工作频率（MHz ）
DDR466
DDR400
DDR333
DDR266
(43)
(5T)
(6K)
(75B)
-
-
133
100
-
166
166
133
233
200
-
-
差分时钟输入（ CK和CK ）
四个内部银行的并发操作
数据掩模（DM）写入数据。
DLL对齐DQ和DQS转换与CK过渡。
进入每个积极的CK边缘的命令;数据和
参考DQS的两个边缘数据掩码。
突发长度：2， 4或8个
CAS延迟： 2 & 2.5 6K / 75B ， 2.5 & 3 5T ， 3 43
自动预充电选项，每个突发访问
自动刷新和自刷新模式
值为15.6μs最大平均周期刷新间隔
2.5V （ SSTL_2兼容）I / O
V
DD
= V
DDQ
= 2.5V
±
0.2V （ 6K / 75B ）
V
DD
= V
DDQ
= 2.6V
±
0.1V （ 5T / 43 ）
无铅和无卤素产品提供
8M ×16位DDR DRAM
双数据速率的架构：每个时钟两种数据传输
周期。
双向数据选通（ DQS） ，发送和接收
用数据，以便在接收机处捕获数据被使用。
DQS是边沿对齐的数据进行读取和为中心 -
与写入的数据一致。
概述
128MB的DDR SDRAM是高速CMOS动态
随机存取存储器包含134217728位。这是
内部配置了四组DRAM和基于
南亚的110nm工艺。
128MB的DDR SDRAM采用双数据速率
体系结构来实现高速操作。双
数据速率的体系结构本质上是2n个预取结构
以设计成每两个数据字传送的接口
时钟周期的I / O引脚。对于单个读或写访问
128MB的DDR SDRAM有效地由一个单一的2n位的
宽，一个时钟的内部DRAM芯周期的数据传输
和两个相应的n比特宽的二分之一时钟周期的数据
传输的I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取一个闸门和传输
通过在写入内存控制器。 DQS是edgealigned
与读取和中心对齐进行写入数据。
128MB的DDR SDRAM的差分时钟运行
（ CK和CK ， CK的交叉变高和CK去
LOW被称为CK的上升沿） 。命令
（地址和控制信号）被注册在每一个正
CK的边缘。输入数据被登记在DQS的两个边缘，
和输出数据被引用到的DQS的两个边缘，以及
作为对照的两个边缘。
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。
访问开始以积极的命令的登记，
，然后接着是读或写命令。该
地址位注册与激活命令
用于选择银行和行进行访问。该
地址位注册暗合了读或写
命令用于选择银行和起始列
地点为突发访问。
在DDR SDRAM提供了可编程的读或写
2 ，4或8个位置脉冲串长度。自动预充电
功能可被使能，以提供一个自定时排
预充电时的突发访问结束时启动的。
与标准的SDRAM ，流水线，多组
DDR SDRAM芯片的架构允许并发操作，
从而通过隐藏行提供高效带宽
预充电及激活时间。
自动刷新模式以及一个省电设置
掉电模式。
之前的正常运行中， DDR SDRAM，必须
初始化。以下各节提供详细信息
包括设备初始化，寄存器定义，命令
描述和设备操作。
描述的功能性和时序规范
包括在这个数据表是的DLL启用模式
操作。
前期（ 2005年9月，版本0.0 ）
1
AMIC技术股份有限公司
A48P3616
初步
输入/输出功能描述
符号
TYPE
功能
时钟：
CK和
CK
是差分时钟输入。所有地址和控制输入信号
采样CK的上升沿和下降沿的交叉
CK
。产量
（读）数据被引用到CK的口岸和
CK
（两个交叉的方向） 。
时钟使能：
CKE高激活，并且CKE低停用，内部时钟信号和
装置的输入缓冲器和输出驱动器。以CKE低提供预充电关机
和自刷新操作（所有银行闲置） ，或者主动关机（行活动在任何一家银行） 。
CKE是同步进行断电的入口和出口，以及用于自刷新进入。 CKE是
异步自刷新退出。 CKE必须保持高通量读写
访问。输入缓冲器，但不包括CK ，
CK
和CKE在掉电被禁用。
输入缓冲器，除CKE ，是在自刷新无效。该标准引脚包括
1 CKE引脚。可选的管脚可能包括CKE1在不同针，除了CKE0 ，
便于堆叠设备的独立的断电控制。
片选：
所有的命令都被屏蔽时，
CS
注册HIGH 。
CS
为
在与多家银行系统外的银行选择。
CS
被认为是部分
命令代码。该标准引脚包括一个
CS
引脚。可选引脚可能包括
CS1
在不同的针，除了
CS0
，以使上部或下部甲板上的选择
堆叠设备。
输入命令：
RAS
,
CAS
和
WE
（随着
CS
）定义的命令是
输入。
输入数据掩码：
DM为输入掩码信号为写入数据。输入数据被屏蔽时的DM
在写访问权限进行采样与输入数据的高重合。 DM进行采样
DQS的两个边缘。虽然DM引脚的输入而已， DM加载的DQ和匹配
DQS装载。在读， DM可驱动高，低或浮动。
银行地址输入：
BA0和BA1确定哪个银行的积极，读，写或
预充电命令被应用。 BA0和BA1还确定了模式寄存器或
扩展模式寄存器中一个MRS或EMRS周期要被访问。
地址输入：
提供行地址为有效命令，并且列地址
和自动预充电位为读/写命令，以选择一个位置从存储器中
阵列中的各行。预充电命令时A10进行采样，以确定
无论是预充电适用于一家银行（ A10 LOW）或所有银行（ A10 HIGH ） 。如果只有一个
银行要预充电，该行被选中BA0 ， BA1 。地址输入也
一个模式寄存器设置命令时提供的操作码。
数据输入/输出：
数据总线。
数据选通：
输出读取数据，输入与写入数据。边沿对齐的读数据，
集中在写入数据。用于捕获写数据。对于x16的， LDQS对应于
在DQ0- DQ7数据; UDQS对应于DQ8 - DQ15数据
无连接：
无内部电气连接是否存在。
电连接是否存在。不应在组装第二级连接。
供应
供应
供应
供应
供应
DQ电源：
2.5V
±
0.2V.
DQ地面
电源：
2.5V
±
0.2V.
地
SSTL_2参考电压：
(V
DDQ
/ 2)
±
1%.
4
8M ×16位DDR DRAM
CK ，
CK
输入
CKE ， CKE1 ， CKE1
输入
CS
,
CS0
,
CS1
输入
RAS
,
CAS
,
WE
输入
DM
输入
BA0 ， BA1
输入
A0 – A11
输入
DQ
输入/输出
DQS ， LDQS ， UDQS输入/输出
NC
NU
VDDQ
VSSQ
VDD
VSS
VREF
前期（ 2005年9月，版本0.0 ）
AMIC技术股份有限公司
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