A25L40P系列
4兆位，低电压，串行闪存
初步
文档标题
4兆位，低电压，串行闪存的85MHz SPI总线接口
修订历史
版本号
0.0
0.1
0.2
0.3
与85MHz的SPI总线接口
历史
创刊号
加入快速阅读的双操作说明
加入8L QFN （5× 6毫米）封装类型
加入8L QFN （5× 6毫米）封装外形尺寸
修改为顶部/底部引导扇区类型型号
加入DIP 8 （ 300MIL ）封装类型
修改的最大时钟速率为75MHz的
发行日期
2006年8月29日
2006年4月4日
2006年4月20日
2006年9月5日
备注
初步
0.4
添加瞬态电压（ <20ns ）任一引脚对地电位规范。
加3.0V 3.6V的最大时钟速率： 85MHz的
2007年5月25日
初步
（ 2007年5月，版本0.4 ）
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A25L40P系列
4兆位，低电压，串行闪存
初步
特点
4兆位闪存
灵活的部门架构（ 4/4/8/16/32 ） KB / 64x7 KB
批量擦除（ 4兆位）在6秒（典型值）
扇区擦除（ 512千位）在1秒（典型值）
页编程（最多256个字节）为3ms （典型值）
2.7至3.6V单电源电压
SPI总线兼容的串行接口
85MHz的时钟速率（最大）
深度掉电模式1μA （典型值）
顶部或底部启动块配置可用
电子签名
-
JEDEC标准两字节的签名（ 2013h ）
-
RES指令，一个字节，签名（ 12H ） ，用于向后
兼容性
封装选项
-
8引脚SOP （ 150mil或209mil ） ， 16引脚SOP ， 8引脚DIP
（ 300MIL ）或8引脚QFN
- 所有无铅（无铅）产品均符合RoHS标准
与85MHz的SPI总线接口
概述
该A25L40P是4兆位（ 512K ×8 ）串行闪存，具有
先进的写保护机制，由一个高的访问
高速SPI兼容总线。
该存储器可以被编程为1 256个字节的时间，用
页面编程指令。
该存储器由8个扇区，每个包含256
页。每个页面为256字节宽。因此，整个存储器
可以被看作是由2048页，或524,288个字节。
整个内存可以使用批量擦除被删除
指令或部门的时间，使用的扇区擦除
指令。
销刀豆网络gurations
SO8连接
SO16连接
A25L40P
A25L40P
S
Q
W
V
SS
1
2
3
4
8 V
CC
7 HOLD
6 C
5 D
HOLD
V
CC
DU
DU
DU
DU
S
Q
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
C
D
DU
DU
DU
DU
V
SS
W
注意：
DU =不使用
DIP8连接
QFN8连接
A25L40P
S
Q
W
V
SS
1
2
3
4
8 V
CC
7 HOLD
6 C
5 D
S
Q
W
V
SS
A25L40P
1
2
3
4
8
7
6
5
V
CC
HOLD
C
D
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（ 2007年5月，版本0.4 ）
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信号说明
串行数据输出（ Q） 。
该输出信号被用来传送
数据串行移出器件。数据被移出的
串行时钟（ C）的下降沿。
串行数据输入（ D）。
这个输入信号被用来传送
数据串行地插入设备。接收指令，
地址和数据进行编程。值是
锁存串行时钟（ C）的上升沿。
串行时钟（C） 。
此输入信号提供的定时
串行接口。指令，地址，或存在于数据
串行数据输入（D）中被锁存的串行上升沿
时钟（C） 。之后，串行数据输出数据（ Q）的变化
串行时钟（ C）的下降沿。
片选（
S
).
当该输入信号为高电平时，该设备是
取消和串行数据输出（ Q）为高阻抗。
除非内部编程，擦除或写状态寄存器
循环过程中，该设备将处于待机模式
（这不是深度掉电模式）。驱动芯片选择
(
S
）低使得该装置，将其放置在有功功率
模式。
上电后，在芯片选择下降沿（
S
）是必须的
之前的任何指令的开始。
持有（
HOLD
).
保持（
HOLD
）信号用于暂停
与没有该设备的任何串行通信
取消选择该设备。
在保持状态下，串行数据输出（ Q）为高
阻抗和串行数据输入（ D）和串行时钟（C ）
都不在乎。要启动保持状态，设备必须
被选中，带片选（
S
）驱动为低电平。
写保护（
W
).
这个输入信号的主要目的是
冻结存储器被保护的区域的大小
针对编程或擦除指示（所指定的
在状态寄存器）的BP2 ， BP1和BP0位的值。
SPI模式
这些设备可以通过与它的SPI微控制器来驱动
在任一以下两种模式的外围运行：
- CPOL = 0 ， CPHA = 0
- CPOL = 1 ， CPHA = 1
对于这两种模式中，输入数据被锁存的上升
串行时钟（ C）和输出数据的边缘，可以从
串行时钟（ C）的下降沿。
两种模式之间的差异，如图2中所示，
是时钟的极性时，总线主机处于待机模式
而不是传输数据：
- C保持为0 （ CPOL = 0 ， CPHA = 0 ）
- C保持为1 （ CPOL = 1 ， CPHA = 1 ）
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图1. Bus Master，和内存上的SPI总线器件
SPI接口与
（ CPOL ， CPHA ）
= （0,0 ）或（ 1,1）
总线主控
（ ST6 ， ST7 ， ST9 ，
ST10 ，其他）
SDO
SDI
SCK
Q D
Q D
Q D
SPI存储器
设备
CS3
CS2
CS1
S
W HOLD
SPI存储器
设备
SPI存储器
设备
S
W HOLD
S
W HOLD
注：写保护（
W
）和保持（
HOLD
）的信号应该是驱动，高或低是合适的。
图2. SPI模式支持
CPOL
0
1
CPHA
0
1
C
C
D
Q
最高位
最高位
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