数据表
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
描述
特点/优势
该9ZX21901是Intel DB1900Z差分缓冲器适用于PCI-
发表第3代或QPI的应用程序。该部分是向后兼容
与PCIe Gen1和Gen2 。固定外部反馈保持低
漂移的关键QPI的应用程序。在旁路模式下， 9ZX21901
可以提供输出高达400MHz 。
推荐应用
19输出的PCIe 3代/ QPI缓冲与罗幕固定反馈
平台
9ZX21901C
输出特性
19 - 0.7V电流模式差分HCSL输出对
固定的反馈路径/ 0PS输入 - 输出延迟
9可选择的SMBus地址/多设备可
共享同一个网段的SMBus
输出8专用OE ＃引脚/硬件控制
PLL或旁路模式/ PLL可以去抖动输入时钟
可选的PLL BW /最小化的抖动峰值
下游PLL的
扩频兼容/曲目蔓延输入时钟
为降低EMI
SMBus接口/未使用的输出可以被禁用
100MHz的& 133.33MHz PLL模式/传统QPI支持
在掉电模式下无驱动差分输出的
最大限度地降低功耗
关键的特定连接的阳离子
周期到周期抖动： < 50ps的
输出至输出偏斜： <65ps
输入至输出的延迟：固定为0 PS
输入至输出延迟变化： <50ps
相位抖动：的PCIe 3代< 1PS有效值
相位抖动： QPI 9.6GB / S < 0.2ps RMS
功能框图
OE(5_12)#
8
DFB_OUT
Z- PLL
（ SS兼容）
DIF （ 18：0）
DIF_IN
DIF_IN ＃
HIBW_BYPM_LOBW ＃
100M_133M#
CKPWRGD / PD ＃
SMB_A0_tri
SMB_A1_tri
SMBDAT
SMBCLK
逻辑
IREF
注意：
即使反馈是固定的， DFB_OUT仍然需要
终止网络的一部分发挥功能。
IDT
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
1648H - 12/08/11
1
9ZX21901C
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
引脚配置
DIF_18#
DIF_17#
DIF_16#
DIF_15#
DIF_14#
DIF_13#
DIF_12#
DIF_6
DIF_18
DIF_17
DIF_16
DIF_15
DIF_14
DIF_13
DIF_12
54 OE11 ＃
53 DIF_11 ＃
52 DIF_11
51 OE10 ＃
50 DIF_10 ＃
49 DIF_10
48 OE9 ＃
47 DIF_9 ＃
44
43 OE8 ＃
42 DIF_8 ＃
41 DIF_8
40 OE7 ＃
39 DIF_7 ＃
38 DIF_7
37 OE6 ＃
19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36
DIF_0
DIF_0#
VDD
DIF_1
DIF_1#
DIF_2
DIF_2#
GND
DIF_3
DIF_3#
DIF_4
DIF_4#
VDD
DIF_5
DIF_5#
OE5#
DIF_6#
OE12#
GND
VDD
VDD
72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55
VDDA 1
GNDA 2
IREF 3
100M_133M# 4
HIBW_BYPM_LOBW ＃ 5
CKPWRGD_PD ＃ 6
7 GND
VDDR 8
DIF_IN 9
SMB_A0_tri 11
SMBDAT 12
SMBCLK 13
9ZX21901C
46 DIF_9
注： DFB_OUT引脚必须相同终止
DIF_IN ＃ 10
45 VDD
到正规的DIF输出
GND
SMB_A1_tri 14
NC
15
NC
16
DFB_OUT ＃ 17
DFB_OUT 18
72引脚MLF
在功能上电（ PLL模式）
DIF_IN
100M_133M#
（兆赫）
1
100.00
0
133.33
PLL操作模式回读表
HIBW_BYPM_LOBW ＃
字节0 ，第7位
低（ BW ）
0
MID（旁路）
0
高（ BW ）
1
DIF
（兆赫）
DIF_IN
DIF_IN
字节0 ，位6
0
1
1
电源连接
引脚数
VDD
1
8
21, 31, 45,
58, 68
GND
2
7
26, 44, 63
描述
模拟PLL
模拟量输入
DIF时钟
PLL操作模式
HIBW_BYPM_LOBW ＃
低
模式
PLL BW罗
MID
绕行
高
PLL BW喜
注： PLL关闭旁路模式
三电平输入阈值
水平
电压
<0.8V
低
MID
1.2<Vin<1.8V
高
VIN > 2.2V
IDT
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
9ZX21901的SMBus地址
针
SMBus的地址
SMB_A1_tri SMB_A0_tri （RD / WRT位= 0 ）
0
D8
0
0
M
DA
1
0
DE
M
0
C2
M
C4
M
1
M
C6
0
1
CA
M
1
CC
1
1
CE
1648H- 12/08/11
2
9ZX21901C
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
引脚说明
针＃
1
2
3
引脚名称
VDDA
GNDA
IREF
PIN TYPE
PWR
PWR
OUT
描述
3.3V电源为PLL内核。
接地引脚PLL内核。
此销规定了差分电流模式输出对参考。
它需要一个固定的精密电阻接地。 475ohm的标准值
为100欧姆差分阻抗。其它阻抗要求不同的值。
见数据表。
输入要选择的工作频率
1 = 100MHz时，0 = 133.33MHz
三电平输入选择高带宽，绕道或低带宽模式。
见PLL操作模式表的详细信息。
通知设备采样锁存输入和上第一高的断言启动，或
退出掉电模式在随后的断言。低进入掉电
模式。
接地引脚。
3.3V电源差分输入时钟（接收器） 。这VDD应该被视为
作为模拟电源轨和适当的过滤。
0.7 V差分输入TRUE
0.7 V差分输入补充
SMBus的地址位。这是一个三电平输入，在协同工作的
SMB_A1解码1 9 SMBus的地址。
SMBUS电路的数据引脚，可承受5V
SMBUS电路的时钟引脚，可承受5V
SMBus的地址位。这是一个三电平输入，在协同工作的
SMB_A0解码1 9 SMBus的地址。
无连接。
无连接。
差分反馈输出互补的一半，提供反馈信号
到PLL与输入时钟同步，以消除相位误差。
微分反馈输出的真一半，提供反馈信号到PLL
用于与输入时钟同步，以消除相位误差。
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对5 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
1648H- 12/08/11
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
100M_133M#
HIBW_BYPM_LOBW ＃
CKPWRGD_PD ＃
GND
VDDR
DIF_IN
DIF_IN ＃
SMB_A0_tri
SMBDAT
SMBCLK
SMB_A1_tri
NC
NC
DFB_OUT ＃
DFB_OUT
DIF_0
DIF_0#
VDD
DIF_1
DIF_1#
DIF_2
DIF_2#
GND
DIF_3
DIF_3#
DIF_4
DIF_4#
VDD
DIF_5
DIF_5#
OE5#
DIF_6
DIF_6#
IN
IN
IN
PWR
PWR
IN
IN
IN
I / O
IN
IN
不适用
不适用
OUT
OUT
OUT
OUT
PWR
OUT
OUT
OUT
OUT
PWR
OUT
OUT
OUT
OUT
PWR
OUT
OUT
IN
OUT
OUT
IDT
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
3
9ZX21901C
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
引脚说明（续）
针＃
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
OE6#
DIF_7
DIF_7#
OE7#
DIF_8
DIF_8#
OE8#
GND
VDD
DIF_9
DIF_9#
OE9#
DIF_10
DIF_10#
OE10#
DIF_11
DIF_11#
OE11#
DIF_12
DIF_12#
OE12#
VDD
DIF_13
DIF_13#
DIF_14
DIF_14#
GND
DIF_15
DIF_15#
DIF_16
DIF_16#
VDD
DIF_17
DIF_17#
DIF_18
DIF_18#
引脚名称
PIN TYPE
IN
OUT
OUT
IN
OUT
OUT
IN
PWR
PWR
OUT
OUT
IN
OUT
OUT
IN
OUT
OUT
IN
OUT
OUT
IN
PWR
OUT
OUT
OUT
OUT
PWR
OUT
OUT
OUT
OUT
PWR
OUT
OUT
OUT
OUT
描述
低电平输入使DIF对6 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对7 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对8 。
1 =禁用输出， 0 =使能输出
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对9 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对10 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对11 。
1 =禁用输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对12 。
1 =禁用输出， 0 =使能输出
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
IDT
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
1648H- 12/08/11
4
9ZX21901C
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
电气特性 - 绝对最大额定值
参数
3.3V内核电源电压
3.3V逻辑电源电压
输入低电压
输入高电压
输入高电压
储存温度
结温
外壳温度
输入ESD保护
1
2
符号
VDDA
VDD
V
IL
V
IH
V
IHSMB
Ts
Tj
Tc
ESD PROT
条件
民
典型值
最大
4.6
4.6
V
DD
+0.5V
5.5V
单位备注
V
V
V
V
V
C
°C
°C
V
°
GND-0.5
除了SMBus接口
SMBus时钟和数据引脚
-65
150
125
110
人体模型
2000
1,2
1,2
1
1
1
1
1
1
1
通过设计和特性保证，而不是100 ％生产测试。
在这些条件下操作，既没有暗示也没有保证。
电气特性 - 输入/电源/通用参数
TA = T
COM ;
电源电压VDD / VDDA = 3.3 V +/- 5 ％ ，见试验荷载工况下
参数
工作环境
温度
输入高电压
输入低电压
符号
T
COM
V
IH
V
IL
I
IN
输入电流
I
INP
F
IBYP
F
Ipll
F
Ipll
L
针
C
IN
C
INDIF_IN
C
OUT
CLK稳定
输入SS调制
频率
OE ＃延迟
Tdrive_PD ＃
TFALL
素养
SMBus输入低电压
SMBus输入高电压
SMBus的输出低电压
SMBus的灌电流
标称总线电压
SCLK / SDATA上升时间
SCLK / SDATA下降时间
SMBus的工作
频率
1
2
条件
Commmercial范围
单端输入，除了SMBus的低
阈值和三电平输入
单端输入，除了SMBus的低
阈值和三电平输入
单端输入，V
IN
= GND ，V
IN
= VDD
单端输入
V
IN
= 0 V ;输入，内部上拉电阻
V
IN
= VDD ;输入具有内部上拉下拉电阻
V
DD
= 3.3 V ，旁路模式
V
DD
= 3.3V ， 100MHz的PLL模式
V
DD
= 3.3 V ， 133.33MHz PLL模式
除了DIF_IN ，逻辑输入
DIF_IN差分时钟输入
输出引脚电容
从V
DD
加电后输入时钟
稳定或去断言PD ＃为第一钟
允许的频率
（三角波调制）
后OE ＃断言DIF开始
后OE ＃的无效DIF站
DIF输出使能后
PD ＃去断言
秋季的控制输入时间
上涨的控制输入时间
民
0
2
GND - 0.3
-5
-200
33
90
120
1.5
1.5
典型值
最大
70
V
DD
+ 0.3
0.8
5
200
400
105
140
7
5
2.7
6
1.8
单位备注
°C
V
V
uA
uA
兆赫
兆赫
兆赫
nH
pF
pF
pF
ms
千赫
周期
us
ns
ns
V
V
V
mA
V
ns
ns
千赫
1
1
1
1
1
2
2
2
1
1
1,4
1
1,2
1
1,3
1,3
1,2
1,2
1
1
1
1
1
1
1
1,5
输入频率
引脚电感
电容
100.00
133.33
T
刺
f
MODIN
t
LATOE ＃
t
DRVPD
t
F
t
R
V
ILSMB
V
IHSMB
V
OLSMB
I
上拉
V
DDSMB
t
RSMB
t
FSMB
f
MAXSMB
30
1
33
3
300
5
5
0.8
2.1
@ I
上拉
@ V
OL
3V至5V +/- 10 ％
（最大VIL - 0.15 ）至（最小VIH + 0.15 ）
（最小VIH + 0.15 ）至（最大VIL - 0.15 ）
SMBus的最大工作频率
4
2.7
V
DDSMB
0.4
5.5
1000
300
100
通过设计和特性保证，而不是100 ％生产测试。
控制输入必须是单调的，从20％至80 ％的输入的摆动。
3
从的无效时间，直到输出为>200毫伏
4
DIF_IN输入
5
差分输入时钟必须处于运行状态的SMBus活跃
IDT
19 ，输出差分Zbuffer的第二代PCIe / 3和QPI
1648H- 12/08/11
5
QQ：2880707522 复制
