数据表
四个输出差分缓冲器为PCIe第一代，第二代和QPI
推荐应用：
与PCIe一代，二代和QPI DB400Q兼容的一部分
支持
9DB423B
特点/优势
扩频调制宽容， 0至-0.5 ％下调
传播和+/- 0.25 ％传播中心。
支持掉电无驱动差分输出和
DIF_STOP ＃模式下的电源管理。
概述：
该ICS9DB423与英特尔DB400Q兼容差
缓冲区规格。该缓冲器可提供4个PCI-Express或SRC
4 QPI时钟。该ICS9DB423由差分输出驱动
一对从一CK410B +或CK509B主时钟发生器。
输出特性
4 - 0.7V电流模式差分输出对
支持零延迟缓冲器模式和扇出模式
带宽可用编程
在PLL模式50-133 MHz运行
在旁路模式33-400 MHz运行
关键的特定连接的阳离子
输出循环周期抖动< 50ps的。
输出到输出偏斜<50ps
相位抖动： PCIe一代< 86ps峰值到峰值
相位抖动：第二代PCIe < 3.0 / 3.1ps RMS
相位抖动： QPI < 0.5ps RMS
符合RoHS标准包装
Funtional框图
2
OE(6,1)
SRC_IN
SRC_IN ＃
传播
兼容
PLL
M
U
X
4
停止
逻辑
DIF(6,5,2,1)
PD
BYPASS#_133_100
HIGH_BW ＃
DIF_STOP ＃
SDATA
SCLK
控制
逻辑
IREF
注：图中所示为OE_INV = 0的极性。
IDT
四个输出差分缓冲器，用于PCIe和1代，第2代和QPI
1437B - 02/04/10
1
9DB423B
四个输出差分缓冲器为PCIe的第一代，第二代和QPI
引脚配置
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE_1
DIF_2
DIF_2#
VDD
BYPASS#_133_100
SCLK
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDDA
GNDA
IREF
OE_INV
VDD
DIF_6
DIF_6#
OE_6
DIF_5
DIF_5#
VDD
HIGH_BW ＃
DIF_STOP ＃
PD ＃
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE1#
DIF_2
DIF_2#
VDD
BYPASS#_133_100
SCLK
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDDA
GNDA
IREF
OE_INV
VDD
DIF_6
DIF_6#
OE6#
DIF_5
DIF_5#
VDD
HIGH_BW ＃
DIF_STOP
PD ＃
9DB423
（同9DB104 ）
OE_INV = 0
OE_INV = 1
注：引脚15是永远低电平有效。这是不同的
比9DB403 。
28引脚SSOP & TSSOP
极性反转引脚列表表
OE_INV
引脚
8
15
16
各个
0
OE_1
PD ＃
DIF_STOP ＃
OE = X
1
OE1#
PD ＃
DIF_STOP
OEX ＃
频率选择
BYPASS#_133_100
低
MID
高
电压
模式
<0.8V
绕行
1.2<Vin<1.8V 133MHz的QPI
VIN > 2.0V的PCIe 100MHz的
电源组
引脚数
VDD
GND
1
4
5,11,18, 24
4
不适用
27
28
27
描述
SRC_IN / SRC_IN ＃
DIF(1,2,5,6)
IREF
模拟VDD & GND为核心PLL
绕道回读表
BYPASS#_133_100
低
MID
高
字节0 ，位3
0
1
0
字节0位1
0
0
1
IDT
四个输出差分缓冲器为PCIe第一代，第二代和QPI
9DB423
（同9DB403 ）
1437B - 02/04/10
2
9DB423B
四个输出差分缓冲器为PCIe的第一代，第二代和QPI
引脚说明的OE_INV = 0
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE_1
DIF_2
DIF_2#
VDD
BYPASS#_133_100
SCLK
SDATA
PD ＃
DIF_STOP ＃
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE_6
DIF_6#
DIF_6
VDD
OE_INV
IREF
GNDA
VDDA
PIN TYPE
PWR
IN
IN
PWR
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
OUT
PWR
PWR
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
高电平输入使能输出1 。
0 =三态输出， 1 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
输入选择绕道（扇出） ， QPI PLL （ 133MHz的）或PCIe PLL （ 100MHz时）模式
0 =旁路模式， M = QPI ， 1 =的PCIe PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 3.3V宽容。
异步低电平有效输入引脚用于关断器件。内部
时钟被禁止和VCO和晶体振荡器。 （如果有的话）都被停止。
低电平输入停止差分输出时钟。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
高电平输入使能输出6 。
0 =三态输出， 1 =使能输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分电流模式输出
对。该引脚需要，以建立一个固定的精密电阻连接到地
适当的电流。 475欧姆的标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
IDT
四个输出差分缓冲器为PCIe第一代，第二代和QPI
1437B - 02/04/10
3
9DB423B
四个输出差分缓冲器为PCIe的第一代，第二代和QPI
引脚说明的OE_INV = 1
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE1#
DIF_2
DIF_2#
VDD
BYPASS#_133_100
SCLK
SDATA
PD ＃
DIF_STOP
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE6#
DIF_6#
DIF_6
VDD
OE_INV
IREF
GNDA
VDDA
PIN TYPE
PWR
IN
IN
PWR
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
OUT
PWR
PWR
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对1 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
输入选择绕道（扇出） ， QPI PLL （ 133MHz的）或PCIe PLL （ 100MHz时）模式
0 =旁路模式， M = QPI ， 1 =的PCIe PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 3.3V宽容。
异步低电平有效输入引脚用于关断器件。内部
时钟被禁止和VCO和晶体振荡器。 （如果有的话）都被停止。
活跃的高输入停止差分输出时钟。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对6 。
1 =三态输出， 0 =使能输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分电流模式输出
对。该引脚需要，以建立一个固定的精密电阻连接到地
适当的电流。 475欧姆的标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
IDT
四个输出差分缓冲器为PCIe第一代，第二代和QPI
1437B - 02/04/10
4
9DB423B
四个输出差分缓冲器为PCIe的第一代，第二代和QPI
绝对最大
符号
VDD_A
VDD_IN
V
IL
V
IH
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V逻辑电源电压
输入低电压
输入高电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
最大
4.6
4.6
V
DD
+0.5V
-65
0
150
70
115
单位
V
V
V
V
°
GND-0.5
C
°C
°C
V
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
符号
输入高电压
输入低电压
输入高电流
输入低电平电流
工作电源电流
掉电电流
V
IH
V
IL
I
IH
I
IL1
I
IL2
I
DD3.3OP
I
DD3.3PD
F
Ipll
F
Ipll
F
IBYPASS
L
针
C
IN
C
INSRC_IN
C
OUT
BW
t
jpeak
T
刺
f
MODIN
t
LATOE ＃
t
DRVSTP
t
DRVPD
t
F
t
R
V
最大
V
OL
I
上拉
t
RSMB
t
FSMB
f
MAXSMB
（最大VIL - 0.15 ），以
（最小VIH + 0.15 ）
（最小VIH + 0.15 ），以
（最大VIL - 0.15 ）
SMBus的最大工作频率
条件
民
2
GND - 0.3
-5
-5
-200
典型值
最大
V
DD
+ 0.3
0.8
5
单位备注
V
V
uA
uA
uA
mA
mA
mA
兆赫
兆赫
兆赫
nH
pF
pF
pF
兆赫
兆赫
dB
ms
千赫
周期
ns
us
ns
ns
V
V
mA
ns
ns
千赫
1
1
1
1
1
1
1
1
1
1
1
1
1
1,4
1
1
1
1
1,2
1
1,3
1,3
1,3
1
2
1
1
1
1
1
1,5
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉电阻
V
IN
= 0 V ;输入上拉电阻
全部活动，C
L
=满负荷;
所有的差异对驱动
所有差分对三态
的PCIe模式（旁路/ 100分之133 = 1 ）
QPI模式（旁路/一百分之一百三十三= M）
旁路模式（旁路/一百分之一百三十三= 0 ）
逻辑输入，除了SRC_IN
SRC_IN差分时钟输入
输出引脚电容
在-3dB带宽高点模式
在-3dB带宽低角度模式
峰值通带增益
从V
DD
加电后输入时钟
稳定或去断言PD ＃为第一钟
允许的频率
（三角波调制）
后OE ＃断言DIF开始
后OE ＃的无效DIF站
DIF输出使能后
DIF_Stop ＃去断言
DIF输出使能后
PD ＃去断言
秋季的PD ＃和＃ DIF_Stop时间
上升的PD ＃和＃ DIF_Stop时间
最大输入电压
@ I
上拉
输入频率
引脚电感
电容
50
67
33
1.5
1.5
2
0.7
100.00
133.33
PLL带宽
PLL抖动峰值
CLK稳定
输入SS调制
频率
OE ＃延迟
Tdrive_DIF_Stop ＃
Tdrive_PD ＃
TFALL
素养
SM总线电压
低电平输出电压
目前沉没在V
OL
SCLK / SDATA
时钟/数据上升时间
SCLK / SDATA
时钟/数据下降时间
SMBus的工作频率
1
2
3
1
1.5
200
60
6
110
140
400
7
5
2.7
6
4
1.4
2
1
30
1
33
3
10
300
5
5
5.5
0.4
4
1000
300
100
通过设计和特性保证，而不是100 ％生产测试。
见时序图时序要求。
3
从的无效时间，直到输出为>200毫伏
4
SRC_IN输入
5
差分输入时钟必须处于运行状态的SMBus活跃
IDT
四个输出差分缓冲器为PCIe第一代，第二代和QPI
1437B - 02/04/10
5
QQ：2880707522 复制
