数据表
四个输出差分缓冲器为PCIe第一代和第二代
描述
该ICS9DB403与英特尔DB400v2兼容差
缓冲区规格。该缓冲器可提供4个PCI -Express Gen2通过时钟。
该ICS9DB403由差分输出对从驱动
CK410B + CK505或CK509B主时钟发生器。
ICS9DB403D
特点/优势
扩频调制宽容， 0至-0.5 ％下调
传播和+/- 0.25 ％传播中心。
支持PD ＃无驱动差分输出和
SRC_STOP ＃模式下的电源管理。
输出特性
4 - 0.7V电流模式差分输出对
支持零延迟缓冲器模式和扇出模式
带宽可用编程
在PLL模式50-100 MHz运行
在旁路模式50-400 MHz运行
关键的特定连接的阳离子
输出循环周期抖动为50ps <
输出歪斜： 50ps的
相位抖动： PCIe一代< 86ps峰值到峰值
相位抖动：第二代PCIe < 3.0 / 3.1ps RMS
28引脚SSOP / TSSOP pacakge
提供符合RoHS标准包装
支持商业（ 0到+ 70 ° C）和工业级（-40至
+ 85 ° C）温度范围
功能框图
2
4
-oe （ 6,1 ）
OE(6,5,2,1)
SRC_IN
SRC_IN ＃
传播
兼容
PLL
4
M
U
X
停止
逻辑
DIF(6,5,2,1)
PD
BYPASS ＃ / PLL
SDATA
SCLK
控制
逻辑
IREF
注：图中所示为OE_INV = 0的极性。
IDT
TM
/ ICS
TM
四个输出差分缓冲器，用于PCIe和1代和第2代
ICS9DB403D
REV L 09年10月7日
1
ICS9DB403D
四个输出差分缓冲器为PCIe为第1代和第2代
针能解密当OE_INV = 0
针＃
引脚名称
PIN TYPE
1
VDD
PWR
2
SRC_IN
IN
3
SRC_IN ＃
IN
4
GND
PWR
5
VDD
PWR
6
DIF_1
OUT
7
DIF_1#
OUT
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
OE_1
DIF_2
DIF_2#
VDD
BYPASS ＃ / PLL
SCLK
SDATA
PD ＃
DIF_STOP ＃
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE_6
DIF_6#
DIF_6
VDD
OE_INV
IREF
GNDA
VDDA
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
OUT
PWR
PWR
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
高电平输入使能输出1 。
0 =三态输出， 1 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
输入选择绕道（扇出）或PLL （ ZDB ）模式
0 =旁路模式， 1 = PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 3.3V宽容。
异步低电平有效输入引脚用于关断器件。该
内部时钟被禁止和VCO和晶体振荡器。 （如果有的话）是
停了下来。
低电平输入停止差分输出时钟。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
高电平输入使能输出6 。
0 =三态输出， 1 =使能输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分电流模式
输出对。该引脚需要一个固定的精密电阻连接到地，以
建立相应的电流。 475欧姆的标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
IDT
TM
/ ICS
TM
四个输出差分缓冲器为PCIe第一代和第二代
ICS9DB403D
REV L 09年10月7日
3
ICS9DB403D
四个输出差分缓冲器为PCIe为第1代和第2代
针能解密当OE_INV = 1
针＃
引脚名称
PIN TYPE
1
VDD
PWR
2
SRC_IN
IN
3
SRC_IN ＃
IN
4
GND
PWR
5
VDD
PWR
6
DIF_1
OUT
7
DIF_1#
OUT
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
OE1#
DIF_2
DIF_2#
VDD
BYPASS ＃ / PLL
SCLK
SDATA
PD
DIF_STOP
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE6#
DIF_6#
DIF_6
VDD
OE_INV
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
26
27
28
IREF
GNDA
VDDA
OUT
PWR
PWR
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
低电平输入使DIF对1 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分互补时钟输出
供电，标称3.3V
输入选择绕道（扇出）或PLL （ ZDB ）模式
0 =旁路模式， 1 = PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 3.3V宽容。
异步高电平输入引脚用于关断器件。
内部时钟被禁止和VCO停止。
活跃的高输入停止差分输出时钟。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对6 。
1 =三态输出， 0 =使能输出
0.7V的差分互补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
IDT
TM
/ ICS
TM
四个输出差分缓冲器为PCIe第一代和第二代
ICS9DB403D
REV L 09年10月7日
4
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