数据表
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
描述
该
ICS9DB102
零延迟缓冲器支持PCI Express
时钟要求。该
ICS9DB102
由差分驱动
SRC输出对从ICS CK410 / CK505兼容的主
时钟。它衰减抖动在输入时钟，并具有可选的
PLL频带宽度与最大化系统性能或
没有扩频时钟。
ICS9DB102
特点/优势
CLKREQ ＃引脚输出1和4 /输出使能快
卡应用
PLL或旁路模式/ PLL可以去抖动输入时钟
可选的PLL带宽/最小化的抖动峰值
下游PLL的
扩频兼容/曲目蔓延输入时钟
较低的EMI
SMBus接口/未使用的输出可以被禁用
提供工业级温度范围
输出特性
2 - 0.7V电流模式差分输出对（ HCSL ）
关键的特定连接的阳离子
周期到周期抖动< 35ps
输出至输出歪曲< 25PS
功能框图
CLKREQ0#
CLKREQ1#
PCIEX0
CLK_INT
传播
兼容
PLL
PCIEX1
LK_IN
PLL_BW
SMBDAT
SMBCLK
控制
逻辑
IREF
IDT
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
852
REV 04/01/10
1
ICS9DB102
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
引脚配置
PLL_BW
CLK_INT
CLK_INC
**CLKREQ0#
VDD
GND
PCIEXT0
PCIEXC0
VDD
SMBDAT
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDDA
GNDA
IREF
**CLKREQ1#
VDD
GND
PCIEXT1
PCIEXC1
VDD
SMBCLK
电源组
注意：
引脚通过'**' preceeded有内部
120K欧姆的下拉电阻
20引脚SSOP & TSSOP
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
引脚名称
PLL_BW
CLK_INT
CLK_INC
**CLKREQ0#
VDD
GND
PCIEXT0
PCIEXC0
VDD
SMBDAT
SMBCLK
VDD
PCIEXC1
PCIEXT1
GND
VDD
**CLKREQ1#
PIN TYPE
输入
输入
输入
输入
动力
动力
产量
产量
动力
I / O
输入
动力
产量
产量
动力
动力
输入
描述
3.3V的输入选择PLL带宽度
0 =低， 1 =高
"True"参考时钟输入。
"Complementary"参考时钟输入。
输出使能SRC / PCI Express的双输出“0”
0 =启用，1 =三态
供电，标称3.3V
接地引脚。
差分PCI_Express对真正的时钟。
差分PCI_Express对补钟。
供电，标称3.3V
SMBUS电路的数据引脚，可承受5V
SMBUS电路的时钟引脚，可承受5V
供电，标称3.3V
差分PCI_Express对补钟。
差分PCI_Express对真正的时钟。
接地引脚。
供电，标称3.3V
输出使能SRC / PCI Express的双输出“1”
0 =启用，1 =三态
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
18
19
20
IREF
GNDA
VDDA
ICS9DB102
引脚数
VDD
GND
5,9,12,16
6,15
9
6
20
19
20
19
描述
PCI Express的输出
SMBUS
IREF
模拟VDD & GND为核心PLL
产量
动力
动力
注意：
引脚通过'**' preceeded内部有120K欧姆的下拉电阻
IDT
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
852
REV 04/01/10
2
ICS9DB102
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
绝对最大
符号
VDDA
VDD
Ts
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V输出电源电压
储存温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
115
单位
V
V
C
°
C
V
°
2000
电气特性 - 输入/电源/通用输出参数
T
A
= T环境;电源电压V
DD
= 3.3 V +/-5%
参数
TAMBIENT
输入高电压
输入低电压
输入高电流
符号
Tambcom
Tambind
V
IH
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
工作电源电流
输入频率
3
引脚电感
1
输入电容
1
CLK稳定
1,2
调制频率
扩频调制
频率
PLL带宽
SM总线电压
低电平输出电压
目前沉没在V
OL
= 0.4 V
SCLK / SDATA
时钟/数据上升时间
SCLK / SDATA
时钟/数据下降时间
1
条件
商用系列
工业温度范围
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉
电阻
V
IN
= 0 V ;输入上拉
电阻器
全部活动，C
L
=满负荷;
所有差分对三态
V
DD
= 3.3 V
逻辑输入
输出引脚电容
从V
DD
电截至1日
时钟
三角波调制
利盟调制
PLL带宽时，
PLL_BW=0
PLL带宽时，
PLL_BW=1
民
0
-40
2
V
SS
- 0.3
-5
-5
-200
典型值
最大
70
85
V
DD
+ 0.3
0.8
5
单位备注
°
C
°
C
V
V
uA
uA
uA
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
I
DD3.3OP
F
i
L
针
C
IN
C
OUT
T
刺
80
75
27
100
100
50
105
7
5
4.5
1.8
mA
mA
兆赫
nH
pF
pF
ms
千赫
千赫
千赫
兆赫
30
25
400
1.2
2.7
33
45
f
MOD
BW
V
DD
V
OLSMBUS
I
上拉
T
RI2C
T
FI2C
@ I
上拉
SMBus的SDATA引脚
（最大VIL - 0.15 ）至（最小VIH + 0.15 ）
（最小VIH + 0.15 ）至（最大VIL - 0.15 ）
5.5
0.4
4
1000
300
V
V
mA
ns
ns
通过设计和特性保证，而不是100 ％生产测试。
IDT
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
852
REV 04/01/10
3
ICS9DB102
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
电气特性 - PCIEX 0.7V电流模式差分对
T
A
= T环境; V
DD
= 3.3V +/- 5 ％ ;
L
参数
符号
电流源输出
Zo
阻抗
电压高
VHIGH
电压低
VLOW
最大电压
Vovs
分压
Vuds
过零电压（ABS ） Vcross （ ABS）
过零电压（ VAR ）
长精度
平均周期
绝对分钟内
上升时间
下降时间
上升时间变化
秋季时间变化
输入到输出的延迟
占空比
输出至输出扭曲
抖动，周期循环
1
=为2pF ，R
S
=33.2 , R
P
=49.9 , I
REF
= 475
条件
民
V
O
= V
x
统计测量
使用单端信号
在测量单端
使用绝对值信号。
3000
660
-150
-300
250
过路的变化对所有
边缘
看到TPERIOD最小 - 最大价值
100.00MHz名义
100.00MHz蔓延
100.00MHz名义/扩散
V
OL
= 0.175V, V
OH
= 0.525V
V
OH
= 0.525V V
OL
= 0.175V
典型值
最大
单位备注
1
850
150
1150
350
12
550
140
0
10.0030
10.0533
700
700
125
125
150
4.2
55
25
35
30
mV
mV
mV
mV
PPM
ns
ns
ns
ps
ps
ps
ps
ps
ns
%
ps
ps
ps
1,3
1,3
1,3
1,3
1,3
1,3
1,2
2
2
1,2
1
1
1
1
1
1
1
1
1
1
D- Vcross
PPM
TPERIOD
Tabsmin
t
r
t
f
D-吨
r
D-吨
f
t
pd
t
pdBYP
d
t3
t
sk3
t
jcyc - 环
t
jcyc - cycbyp
9.9970
9.9970
9.8720
175
175
30
30
PLL模式。
旁路模式
从差分测量
李沙
V
T
= 50%
PLL模式。从测量
差分李沙
在旁路模式Additve抖动
0
3.7
45
2
.
通过设计保证，而不是100 ％生产测试。
该9DB102不添加ppm误差输入时钟
3
I
REF
= V
DD
/(3xR
R
） 。对于R
R
= 475 (1%), I
REF
= 2.32毫安。我
OH
= 6 ×1
REF
和V
OH
= 0.7V @ Z
O
=50 .
IDT
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
852
REV 04/01/10
4
ICS9DB102
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
电气特性 - PLL参数
T
A
= T环境;电源电压V
DD
= 3.3 V +/-5%
组
PLL抖动峰值
PLL抖动峰值
PLL带宽
PLL带宽
参数
j
峰hibw
j
峰lobw
PLL
HIBW
PLL
LOBW
描述
（ PLL_BW = 1）
（ PLL_BW = 0）
（ PLL_BW = 1）
（ PLL_BW = 0）
第二代PCIe 1相位抖动
（ 1.5 - 22兆赫）
第二代PCIe抖动
（ 8-16兆赫， 5-16兆赫）的Hi-带>1.5MHz
(PLL_BW=1)
第二代PCIe抖动
（ 8-16兆赫， 5-16兆赫）的Hi-带>1.5MHz
(PLL_BW=0)
第二代PCIe抖动
（ 8-16兆赫， 5-16兆赫）罗波段<1.5MHz
民
0
0
2
0.4
典型值
1
1
2.5
0.5
40
2.7
最大
2.5
2
3
1
108
3.1
单位
dB
dB
兆赫
兆赫
ps
ps的均方根
笔记
1,4
1,4
1,5
1,5
1,2,3
1,2,3
抖动，相位
t
jphasePLL
2.2
1.3
3.1
3
ps的均方根
ps的均方根
1,2,3
1,2,3
注意事项：
1.通过设计和特性保证，而不是100 ％生产测试。
2.完整的规格，请参阅http://www.pcisig.com
3.设备由932S421BGLF或同等驱动
4.测量最大通带增益。当频率瓦特ithin环路带宽，最高点的放大倍率称为PLL抖动峰值。
5.测得3分贝道琼斯n或半POW ER点。
IDT
两个输出差分缓冲器，用于第一代的PCIe Gen2的&
852
REV 04/01/10
5
QQ：2881677436 复制
