M
特点
93LC46A/B
框图
内存
ARRAY
地址
解码器
1K 2.5V微丝
串行EEPROM
到2.5V单电源供电，工作下来
低功耗CMOS技术
- 1毫安工作电流（典型值）
- 1
A
待机电流（最大值）
128 ×8位组织（ 93LC46A ）
64 ×16位组织（ 93LC46B ）
自定时擦除和写入周期
（包括自动擦除）
WRAL前自动ERAL
电源开/关数据保护电路
工业标准的3线串行接口
在擦除/写设备状态信号
周期
连续读取功能
百万东/西次担保
数据保留和GT ; 200年
8引脚PDIP / SOIC和8引脚TSSOP封装
适用于以下温度范围：
- 商业（ C） ：
0 ° C至+ 70°C
- 工业级（I ） ：
-40 ° C至+ 85°C
地址
计数器
数据
注册
DI
模式
解码
逻辑
时钟
发电机
VCC
VSS
产量
卜FF器
DO
CS
CLK
描述
Microchip Technology Inc.的93LC46AX / BX是1K-
位，低电压串行电可擦除PROM中。
该设备的内存CON组fi gured作为X8 （ 93LC46A ）或
X16位（ 93LC46B ） 。先进的CMOS技术
使这些器件非常适用于低功耗的非易失性
内存的应用程序。该93LC46AX / BX是可用
标准的8引脚DIP ， 8引脚表面贴装SOIC和
TSSOP封装。该93LC46AX / BX只提供
在150密耳SOIC封装。
套餐类型
DIP
CS
CLK
DI
DO
1
8
VCC
CS
7
6
5
NC
CLK
NC
VSS
DO
DI
SOIC
SOIC
CS
CLK
DI
DO
1
2
3
4
TSSOP
93LC46A/B
8
7
6
5
VCC
NC
NC
VSS
93LC46AX/BX
1
2
3
4
8
7
6
5
V
CC
NC
NC
VSS
NC
VCC
CS
CLK
1
2
3
4
8
7
6
5
NC
VSS
DO
DI
93LC46A/B
93LC46A/B
2
3
4
MICROWIRE是美国国家半导体股份有限公司的注册商标。
1998年Microchip的科技公司
DS21173E第1页
93LC46A/B
1.0
1.1
电动
特征
最大额定值*
表1-1
名字
CS
CLK
DI
DO
V
SS
NC
V
CC
引脚功能表
功能
芯片选择
串行数据时钟
串行数据输入
串行数据输出
地
无连接
电源
VCC ................................................. .................................. 7.0V
所有输入和输出w.r.t. VSS ................ -0.6V至Vcc + 1.0V
储存温度.....................................- 65 ° C至+ 150°C
环境温度。电源采用.................- 65 ° C至+ 125°C
引线焊接温度（ 10秒） ............. + 300℃
所有引脚的ESD保护............................................. ... 4千伏
*注意：
强调上述“最大额定值”，可能
对器件造成永久性损坏。这是一个值仅为
该装置的这些或任何其他条件的功能操作
以上这些在本规范的运作上市表明是
不是暗示。暴露在绝对最大额定值条件下，其围
消耗臭氧层物质可能会影响器件的可靠性。
表1-2
直流和交流电气特性
商业（ C） ：
工业级（I ） ：
符号
V
IH
1
V
IH
2
V
IL
1
V
IL
2
V
OL
1
V
OL
2
V
OH
1
V
OH
2
I
LI
I
LO
C
IN
, C
OUT
I
CC
写
V
CC
= + 2.5V至+ 6.0V
V
CC
= + 2.5V至+ 6.0V
分钟。
2.0
0.7 V
CC
-0.3
-0.3
—
—
2.4
V
CC
-0.2
-10
-10
—
—
—
—
—
250
250
50
0
250
100
100
—
—
—
—
—
—
1M
马克斯。
VCC +1
VCC +1
0.8
0.2的Vcc
0.4
0.2
—
—
10
10
7
1.5
1
500
1
2
1
—
—
—
—
—
—
—
400
100
500
6
6
15
—
环境温度Tamb = 0°C至+ 70°C
环境温度Tamb = -40°C至+ 85°C
单位
V
V
V
V
V
V
V
V
A
A
pF
mA
mA
A
A
兆赫
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
ms
ms
周期
相对于CLK
相对于CLK
C
L
= 100 pF的
C
L
= 100pF的（注2）
C
L
= 100 pF的
擦/写模式
ERAL模式
WRAL模式
25 ° C，V
CC
= 5.0V ，块模式（注3 ）
相对于CLK
相对于CLK
F
CLK
= 2 MHz的; VCC = 6.0V
F
CLK
= 1 MHz的; VCC = 3.0V
CS = VSS ; DI = V
SS
V
CC
＆ GT ; 4.5V
V
CC
＆ LT ; 4.5V
条件
2.7V < V
CC
≤
6.0V （注2 ）
V
CC
＆ LT ; 2.7V
V
CC
> 2.7V （注2）
V
CC
＆ LT ; 2.7V
I
OL
= 2.1毫安; VCC = 4.5V
I
OL
=100
A;
VCC = VCC最小值。
I
OH
= -400
A;
VCC = 4.5V
I
OH
= -100
A;
VCC = VCC最小值。
V
IN
= V
SS
到Vcc
V
OUT
= V
SS
到Vcc
V
IN
/V
OUT
= 0 V （注1 & 2 ）
TAMB = + 25°C ，女
CLK
= 1兆赫
所有参数适用于在特定网络版
除非另有工作范围
注意
参数
高电平输入电压
低电平输入电压
低电平输出电压
高电平输出电压
输入漏电流
输出漏电流
引脚电容
（所有输入/输出）
工作电流
待机电流
时钟频率
时钟高电平时间
时钟低电平时间
片选建立时间
芯片选择保持时间
片选低电平时间
数据输入建立时间
数据输入保持时间
数据输出的延迟时间
数据输出禁止时间
状态有效时间
I
CC
读
I
CCS
F
CLK
T
长实
T
CKL
T
CSS
T
CSH
T
CSL
T
DIS
T
DIH
T
PD
T
CZ
T
SV
T
WC
项目周期
T
EC
T
WL
耐力
—
注1 ：
这个参数在环境温度Tamb测试= 25°C并且fCLK = 1兆赫。
2:
此参数是周期性采样，而不是100 ％测试。
3:
此应用程序没有进行测试，但性能可以保证。对于一个特定的C应用程序中估计耐用性，请查阅Total
可在我们的网站上获得的耐力模式。
DS21173E第2页
1998年Microchip的科技公司
93LC46A/B
2.0
2.1
引脚说明
片选（ CS ）
的过程中，不需要考虑CLK周期自定时
WRITE （即，自动擦/写）周期。
在检测到启动后调理特定网络版num-
时钟周期的误码率（分别为从低到高的转换
CLK的）必须被提供。这些时钟周期是
在所有需要的操作码，地址需要的时钟，和
一个指令前的数据位执行（表2-1
和表2-2）。 CLK和DI则成为不在乎
输入等待新的启动条件是
检测到。
高水平的选择装置;一个低电平释放
设备，并将其部队进入待机模式。然而，一个亲
编程周期中已在进行中会
完成后，不管片选（ CS ）输入
信号。如果CS在一个程序循环带来的低，
设备将尽快进入待机模式为亲
编程周期结束。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部CON-
控制逻辑处于复位状态保持。
2.3
数据输入（ DI）的
数据输入（ DI ）用于时钟起始位，操作码，
地址和数据同步的CLK输入。
2.2
串行时钟（CLK ）
2.4
数据输出（ DO ）
串行时钟用于同步的通信
/一个主设备和93LC46AX之间的阳离子
BX 。操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
在CLK的上升沿。
CLK可以在任何位置中的发送停止
序列（高或低电平） ，并且可以持续
随时随地相对于时钟高电平时间（T
长实
）和
时钟低电平时间（T
CKL
） 。这使得控制主
自由地准备操作码，地址和数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。
如果CS为高，但启动条件一直没有
检测到的，可以接收任意数量的时钟周期
通过在不改变其状态的设备（如等待
为启动条件） 。
数据输出（DO ）是用于在读模式，以输出
数据同步的CLK输入（T
PD
后
CLK的上升沿） 。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期化。 READY / BUSY
状态信息可在DO引脚，当CS为
是低最低的片选后所带来的高
低的时间（T
CSL
）和一个擦除或写入操作
已经启动。
状态信号不可用的呢，如果CS保持
低在整个擦除或写入周期。在这
情况下， DO处于高阻态。如果状态检查
擦/写周期之后，数据线就高
以表明该设备已准备就绪。
表2-1
指令
抹去
ERAL
EWDS
EWEN
读
写
WRAL
指令集93LC46A
SB
1
1
1
1
1
1
1
操作码
11
00
00
00
10
01
00
A6
1
0
1
A6
A6
0
A5
0
0
1
A5
A5
1
地址
A4
X
X
X
A4
A4
X
A3
X
X
X
A3
A3
X
A2
X
X
X
A2
A2
X
A1
X
X
X
A1
A1
X
A0
X
X
X
A0
A0
X
DATA IN
—
—
—
—
—
D7 - D0
D7 - D0
数据输出
（ RDY / BSY ）
（ RDY / BSY ）
高-Z
高-Z
D7 - D0
（ RDY / BSY ）
（ RDY / BSY ）
所需物品。 CLK周期
10
10
10
10
18
18
18
表2-2
指令
抹去
ERAL
EWDS
EWEN
读
写
WRAL
指令集93LC46B
SB
1
1
1
1
1
1
1
操作码
11
00
00
00
10
01
00
A5
1
0
1
A5
A5
0
A4
0
0
1
A4
A4
1
地址
A3
X
X
X
A3
A3
X
A2
X
X
X
A2
A2
X
A1
X
X
X
A1
A1
X
A0
X
X
X
A0
A0
X
DATA IN
—
—
—
—
—
D15 - D0
D15 - D0
数据输出
（ RDY / BSY ）
（ RDY / BSY ）
高-Z
高-Z
D15 - D0
（ RDY / BSY ）
（ RDY / BSY ）
所需物品。 CLK周期
9
9
9
9
25
25
25
1998年Microchip的科技公司
DS21173E第3页
93LC46A/B
3.0
功能说明
3.2
数据输入（ DI）和数据输出（ DO）的
指令，地址和写数据移入
DI引脚上的时钟（ CLK ）的上升沿。在DO
引脚处于高阻抗状态正常举行时除外
从设备中读取数据，或检查时，
在编程操作期间，就绪/忙状态。
该READY / BUSY状态可以在一个VERI网络版
通过查询DO管脚擦除/写入操作; DO
低表明编程仍在进行中，而
做高表示设备已准备就绪。 DO线进入
高Z状态在CS的下降沿。
它可以连接所述数据输入（ DI）和数据输出
（ DO ）引脚连接在一起。然而，这种配置，如果
A0为逻辑高电平时，它有可能为一个“总线CON FL信通”
出现了“假零”它出现在中
读操作。在这种条件下的电压
见于DO水平是理解过程把音响定义和将取决于
DO和信号源的相对阻抗driv-
ING A0 。 A0较高的电流源的能力，
在DO引脚上的电压就越高。
3.1
启动条件
3.3
数据保护
START位是由设备，如果CS和DI检测
都是高电平相对于CLK的上升沿
对于科幻RST时间。
之前检测到启动条件， CS ， CLK和DI
在任何组合可以改变（除非是一
启动条件） ，而不会导致任何设备能操作
通报BULLETIN （ ERASE ， ERAL ， EWDS ， EWEN ，读取，写入，
和WRAL ） 。当CS为高电平时，该装置是不
在待机模式下更长的时间。
一个指令到启动条件将只
如果所需的操作码量执行
地址和数据位的任何特定指令是
移入。
在指令执行（即时钟或缩小后
最后需要的地址或数据位） CLK和DI
成为不在乎位，直到一个新的START条件
检测到。
在上电期间，所有的编程操作模式
被禁止，直到VCC达到的水平大于
2.2V 。在掉电模式下，源数据保护
电路的作用是抑制所有的编程模式时，
VCC已经跌破2.2V标称条件。
擦除/写入禁止（EWDS ）和擦除/
写使能（ EWDS ）命令提供额外的亲
tection对去甲期间发生意外编程
MAL操作。
上电后，设备会自动在
EWDS模式。因此， EWEN指令必须是
任何擦除或写入指令之前执行
可以被执行。
图3-1：
CS
同步数据时序
V
IH
V
IL
V
IH
T
CSS
T
长实
T
CKL
T
CSH
CLK
V
IL
T
DIS
V
IH
DI
V
IL
T
PD
尽诉
OH
（ READ ）V
OL
尽诉
OH
（ PROGRAM ）
V
OL
注意：
AC测试条件： V
IL
= 0.4V, V
IH
= 2.4V
T
PD
T
CZ
T
DIH
T
CZ
T
SV
状态有效
DS21173E第4页
1998年Microchip的科技公司
93LC46A/B
3.4
抹去
3.5
清除所有（ ERAL ）
ERASE指令强制光谱中的所有数据位
我科幻编地址到逻辑“1”状态。 CS为低电平
最后一个地址位的加载。这种下降
CS引脚的触发自定时编程
周期。
DO引脚指示的就绪/忙状态
设备如果CS引脚在至少保持了250 ns后所带来的高
低（T
CSL
） 。 DO为逻辑“ 0”表示编程
明仍在进行中。 DO为逻辑“1 ”表示
在特定网络版地址的寄存器已被删除
并且该设备已准备好执行下一条指令。
擦除所有（ ERAL ）指令将擦除整个
存储器阵列以逻辑“1”状态。 ERAL周期
是相同的擦除周期中，除了对于不同的
操作码。 ERAL周期完全自定时的
开始于CS的下降沿。的时钟
在CLK引脚是没有必要的设备有后
进入ERAL周期。
DO引脚指示的就绪/忙状态
设备，如果CS引脚在至少保持了250 ns后所带来的高
低（T
CSL
）和整个全部擦除之前周期的COM
完整的。
图3-2：
CS
ERASE时序
T
CSL
检查状态
CLK
DI
1
1
1
A
N
A
N
-1
A
N
-2
A0
T
SV
T
CZ
准备
高-Z
T
WC
DO
高-Z
忙
图3-3：
CS
ERAL时序
T
CSL
检查状态
CLK
DI
1
0
0
1
0
X
X
T
SV
T
CZ
准备
高-Z
T
EC
DO
高-Z
忙
保证在Vcc = 4.5V至+ 6.0V 。
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