5巷5端口的PCI Express
开关
89PES5T5
数据表
推进信息*
设备概述
◆
该89HPES5T5是IDT的PRECISE 系列PCI的一员
快速交换解决方案。该PES5T5是5车道， 5端口外设
芯片执行PCI Express基本切换。它提供了连接性
和切换的PCI Express上游端口之间以及高达功能
四个下行端口，支持下游之间的切换
端口。
◆
◆
特点
◆
◆
高性能的PCI Express开关
- 五2.5Gbps的PCI Express通道
- 五交换机端口
- 上行端口X1
- 下游端口×1
- 低延时的直通式交换架构
- 支持最大有效载荷尺寸可达256个字节
- 一个虚拟信道
- 八类交通
- PCI Express基本规范1.1版兼容
灵活的架构与众多配置选项
- 对所有端口自动翻转车道
- 自动极性反转
- 能够从串行EEPROM加载设备配置
传统支持
- 兼容PCI INTx仿真
- 公交车锁定
◆
◆
高度集成解决方案
无需外部元件
- 为数据包缓冲集成的片上内存和
排队
- 集成5 2.5 Gbps的嵌入式SerDes使用8B / 10B
编码器/解码器（没有单独的收发器所需的）
可靠性，可用性和可维护性（ RAS）功能
- 在所有的TLP内部终端到终端的奇偶校验保护，确保数据
诚信，即使在系统中没有实现终端到终端的
CRC （ ECRC ）
- 支持ECRC和高级错误报告
- 支持PCI Express的本地热插拔，热插拔能力的I / O
- 兼容于PC母亲 - 使用热插拔I / O扩展器
板
电源管理
- 采用先进的低功耗设计技术，可实现低
典型功耗
- 支持PCI电源管理接口规范（ PCI-
PM 1.2 ）
- 未使用的串行解串器将被禁用。
- 支持高级配置和电源接口试样
fication ， 2.0版（ ACPI ）支持活动链接状态
可测试性和调试功能
- 内置的伪随机位流（ PRBS ）发生器
- 大量的SerDes测试模式
- 有能力通过SMBus读取和写入任何内部寄存器
- 能够绕过链路训练和强迫任何链接到任何模式
- 提供统计信息和性能计数器
框图
5端口交换机核心/ 5的PCI Express通道
帧缓冲
路由表
PORT
仲裁
调度
事务层
数据链路层
事务层
数据链路层
事务层
数据链路层
事务层
数据链路层
事务层
数据链路层
复用器/解复用器
PHY
合乎逻辑的
层
复用器/解复用器
PHY
合乎逻辑的
层
复用器/解复用器
PHY
合乎逻辑的
层
复用器/解复用器
PHY
合乎逻辑的
层
复用器/解复用器
PHY
合乎逻辑的
层
SERDES
SERDES
SERDES
SERDES
SERDES
（端口0 ）
（端口2 ）
（ PORT 3 ）
图1内部框图
（端口4）
（端口5 ）
IDT和IDT标识是注册为Integrated Device Technology ， Inc.的商标。
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2007年集成设备技术有限公司
*注：本文档中的信息如有更改，恕不另行通知
2007年9月7日
超前信息
IDT 89PES5T5数据表
◆
◆
11通用输入/输出引脚
- 每个引脚可单独配置为输入或输出
- 每个引脚可单独配置为中断输入
- 某些引脚具有可选的复用功能
封装在一个尺寸仅为15mm× 15毫米196球BGA 1mm厚的球间距
产品说明
利用标准的PCI Express互连，所述PES5T5提供用于要求高的应用中最有效的I / O连接溶液
吞吐量，低潜伏时间，并与电路板的层的最小数目的简单电路板布局。它提供了聚集的，全双工的2.5 GBps的（20 Gbps）的
5 ，通过集成串行通道的交换容量，采用成熟的和强大的IDT技术。每个泳道提供带宽为2.5 Gbps的两个方向
tions和完全符合PCI Express基本规范1.1版。
该PES5T5是基于灵活和高效的分层架构。在PCI Express层由串行解串器，物理，数据链路层和交易的
化层符合PCI Express基本规范1.1版。该PES5T5可以操作或者作为存储和转发或直通
开关和被设计来切换存储器和I / O事务。它支持八个通信类（TCS ）和一个虚拟通道（ VC ）与先进
资源管理，以便有效的切换对于需要额外的窄端口连接的应用程序。
北
桥
内存
内存
内存
内存
南
桥
x1
PES5T5
x1
GE
LOM
x1
GE
LOM
x1
GE
x1
1394
图2中的I / O扩展应用
SMBus接口
该PES5T5包含两个的SMBus接口。从接口提供了完整的访问配置寄存器中的PES5T5 ，让每
在设备配置寄存器被读出或写入由外部代理。主界面允许的缺省配置寄存器值
下面与外部串行EEPROM编程值的复位PES5T5被覆盖。主接口也使用一个
外置热插拔I / O扩展。
六引脚组成每两个的SMBus接口。这些引脚由一个SMBus时钟引脚，一个SMBus数据引脚和4的SMBus地址引脚。在
从站接口，这些地址引脚允许配置的SMBus地址，该设备响应。在主界面中，这些
地址引脚允许数据被加载到配置的串行EEPROM配置的SMBus的地址。 SMBus的地址设置
在PERSTN由采样相应的地址引脚否定。当引脚被采样，由此产生的地址被分配，如图
表1中。
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2007年9月7日
超前信息
处理器
处理器
IDT 89PES5T5数据表
位
1
2
3
4
5
6
7
SLAVE
SMBUS
地址
SSMBADDR[1]
SSMBADDR[2]
SSMBADDR[3]
0
SSMBADDR[5]
1
1
主
SMBUS
地址
MSMBADDR[1]
MSMBADDR[2]
MSMBADDR[3]
MSMBADDR[4]
1
0
1
表1 Master和Slave的SMBus地址分配
在分割配置，主机和从机SMBuses作为两个独立的总线，因此多主仲裁从未要求。
该PES5T5支持阅读和写作上主的SMBus串行EEPROM中通过从SMBus ，允许在系统编程
串行EEPROM 。
PES5T5
处理器
SMBUS
主
串行
EEPROM
...
其他
SMBUS
器件
PES5T5
处理器
SMBUS
主
...
其他
SMBUS
器件
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
串行
EEPROM
（一）统一配置和管理总线
（二）拆分配置和管理总线
图3 SMBus接口配置举例
热插拔接口
该PES5T5支持PCI Express热插拔每个下行端口上。以降低该设备上所需要的管脚数，该PES5T5利用
外部I / O扩展，如在PC主板上使用时，连接到SMBus主界面。在复位和配置而当时─ ，
以往需要修改热插拔输出的状态下， PES5T5产生的SMBus数据传输到I / O扩展器与所有的新值
的输出。每当热插拔的输入变化， I / O扩展产生一个接收到的IOEXPINTN输入引脚中断（备用
GPIO功能的PES5T5的） 。为了响应I / O扩展中断时， PES5T5产生SMBus数据读取所有的状态
热插拔的输入从I / O扩展。
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2007年9月7日
超前信息
如图3所示，主站和从站SMBuses可以在一个统一的或分裂的配置中使用。在该统一的配置，示于图
图3（a ）中，主机和从机SMBuses绑在一起， PES5T5同时作为一个SMBus主以及该总线上的SMBus从。这
要求SMBus主或处理器可以访问PES5T5寄存器支持SMBus的仲裁。在某些系统中，这SMBus主
接口可使用通用处理器上的或微控制器的I / O引脚来实现，并且可能不支持SMBus的仲裁。为了支持
这些系统中， PES5T5可以被配置在分割配置来操作，如图3（ b）所示。
IDT 89PES5T5数据表
通用输入/输出
该PES5T5提供11通用输入/输出（ GPIO ）引脚，可用于由系统设计者为位I / O端口。每个GPIO引脚可能
可以通过软件控制的一个输入或输出独立配置。一些GPIO引脚都与其他片上功能的共享。这些替代
功能可以通过软件， SMBus从接口或串行配置的EEPROM来实现。
引脚说明
以下各表列出了设置在PES5T5的引脚的功能。一些列出的功能可以被复用到相同的引脚。该
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑0 （低）电平。
所有其他信号（包括时钟，总线和选择线）将被解释为是活动的，或者认定时，在一个逻辑1 （高）电平的时候。
信号
PE0RP[0]
PE0RN[0]
PE0TP[0]
PE0TN[0]
PE2RP[0]
PE2RN[0]
PE2TP[0]
PE2TN[0]
PE3RP[0]
PE3RN[0]
PE3TP[0]
PE3TN[0]
PE4RP[0]
PE4RN[0]
PE4TP[0]
PE4TN[0]
PE5RP[0]
PE5RN[0]
PE5TP[0]
PE5TN[0]
PEREFCLKP
PEREFCLKN
TYPE
I
O
I
O
I
O
I
O
I
O
I
名称/说明
PCI Express的端口0串行数据接收。
差的PCI Express接收
对端口0 。
PCI Express的端口0串行数据传输。
差的PCI Express传输
麻省理工学院对端口0 。
PCI Express的端口2串行数据传输。
差的PCI Express传输
麻省理工学院对端口2 。
PCI Express的端口3串行数据接收。
差的PCI Express接收
对端口3 。
PCI Express的端口3串行数据传输。
差的PCI Express传输
麻省理工学院对端口3 。
PCI Express的4端口串行数据接收。
差的PCI Express接收
对端口4 。
PCI Express的4端口串行数据传输。
差的PCI Express传输
麻省理工学院对端口4 。
PCI Express的端口5串行数据接收。
差的PCI Express接收
对端口5 。
PCI Express的端口5串行数据传输。
差的PCI Express传输
麻省理工学院对端口5 。
PCI Express的参考时钟。
差分参考时钟对输入。这
时钟作为基准时钟由片上的PLL来生成时钟
系统所需的逻辑和片上的SerDes 。在昼夜温差的频率
髓鞘参考时钟由REFCLKM信号来确定。
PCI Express的参考时钟模式选择。
此信号选择频
昆西参考时钟输入。
为0x0 - 100兆赫
为0x1 - 125兆赫
表2的PCI Express接口引脚
ReFcLKm
I
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2007年9月7日
超前信息
PCI Express的端口2串行数据接收。
差的PCI Express接收
一对端口2 。
QQ：2881677436 复制
