48巷12端口
的PCI Express开关
89HPES48T12
数据表
设备概述
该89HPES48T12是IDT PRECISE 系列中的一员
的PCI Express交换解决方案。该PES48T12是一个48通道， 12端口
外围芯片进行PCI Express的分组交换与
特征集对于高性能的应用，如服务器进行了优化，
存储和通信/网络。它提供了连接性和
一个PCI Express的上游端口之间以及高达交换功能
11下行端口和下游之间的切换支持
端口。
◆
特点
◆
高性能的PCI Express开关
- 十二交换机端口
六个主要港口每一个由8个串行解串器
每个X8主要港口可进一步分叉为2 ×4 -端口
- 四十八个2.5 Gbps的嵌入式SerDes
支持预加重及接收均衡对每个端口
基础
- 提供的总交换容量192 Gbps的（ 24 Gbps）的
- 低延时的直通式交换架构
- 支持最大有效载荷大小可达2048字节
◆
◆
- 支持一个虚拟通道和八类交通
- PCI Express基本规范1.1版兼容
灵活的架构与众多配置选项
- 港口仲裁方案采用轮循算法
- 每个端口的链接宽度自动协商X8 ， X4， X2或X1
- 对所有端口自动翻转车道
- 在所有通道自动极性反转
- 支持锁定交易，允许遗留应用软
器
- 能够从串行EEPROM加载设备配置
- 能够通过SMBus控制设备
高度集成解决方案
无需外部元件
- 为数据包缓冲集成的片上内存和
排队
- 集成了48 Gbps的2.5嵌入式全双工串行解串器，
8B / 10B编码器/译码器（没有单独的收发器所需的）
可靠性，可用性和可维护性（ RAS）功能
- 冗余上行端口故障转移能力
- 支持可选的PCI Express终端到终端的CRC校验
框图
x8/x4/x2/x1
SERDES
DL /事务层
上游
路由表
PORT
仲裁
调度
12端口交换机核心
帧缓冲
DL /事务层
DL /事务层
DL /事务层
DL /事务层
DL /事务层
SERDES
SERDES
SERDES
SERDES
SERDES
x8/x4/x2/x1
x8/x4/x2/x1
x8/x4/x2/x1
x8/x4/x2/x1
x8/x4/x2/x1
48个PCI Express通道
截至6 ×8端口或12端口X4
图1内部框图
IDT和IDT标识是注册为Integrated Device Technology ， Inc.的商标。
1 47
2007年集成设备技术有限公司
2007年7月19日
DSC 6924
IDT 89HPES48T12数据表
◆
◆
◆
◆
- 在所有的TLP内部终端到终端的奇偶校验保护，确保数据
诚信，即使在系统中没有实现终端到终端的
CRC （ ECRC ）
- 支持可选的PCI Express高级错误报告
- 支持PCI Express热插拔
兼容PC上使用热插拔I / O扩展器
主板
- 支持热插拔
电源管理
- 支持PCI电源管理接口规范，
修订版1.1 （ PCI - PM ）
支持省电模式在链路层（L0 ， L0S ，L1
的L2 / L3就绪和L3 ），并在设备级（D0， D3的
热
)
- 未使用禁用的SerDes
可测试性和调试功能
- 内置SerDes的伪随机位流（ PRBS ）发生器
- 有能力通过SMBus读取和写入任何内部寄存器
- 能够绕过链路训练和强迫任何链接到任何模式
- 提供统计信息和性能计数器
32个通用输入/输出引脚
- 每个引脚可单独配置为输入或输出
- 每个引脚可单独配置为中断输入
- 某些引脚具有可选的复用功能
封装在一个35mm的毫米x 35毫米1156球倒装芯片BGA与
1毫米球间距
使用经过验证的通过48集成的串行通道，能力和强大的IDT
技术。每个泳道提供带宽在两个方向上的2.5Gbps
并且完全符合PCI Express基本规范1.1 。
该PES48T12是基于灵活和高效的分层architec-
真实存在。在PCI Express层由串行解串器，物理层，数据链路和
事务层。该PES48T12可以操作既可以作为存储和
前向开关或一个直通式交换并且被设计来切换存储器
和I / O事务。它支持八个通信类（TCS ）和一个
虚拟通道（ VC ）与先进的资源管理，使
高效率的开关和I / O连接。
SMBus接口
该PES48T12包含两个的SMBus接口。从接口
提供完整的访问配置寄存器中的PES48T12 ，
让每一个配置寄存器中的设备进行读或写
由外部代理。主界面允许缺省的配置
在PES48T12和灰寄存器的值复位后可以覆盖
在外部串行EEPROM编程值。主
接口也可用于通过外部热插拔的I / O扩展器。
六引脚组成每两个的SMBus接口。这些引脚
由一个SMBus时钟引脚，一个SMBus数据引脚和4的SMBus
地址引脚。在从站接口，这些地址引脚允许的SMBus
地址至该装置响应于被配置。在主
接口，这些地址引脚允许串行化的SMBus地址
以被配置成从该数据被装载配置EEPROM 。该
SMBus的地址是建立在PERSTN否定通过采样
对应的地址引脚。当引脚被采样，所得到的
地址被分配为如表1所示。
产品说明
利用标准的PCI Express互连的PES48T12提供
用于要求高的应用的最有效的连接解决方案
吞吐量，低延迟，并以最小的简单电路板布局
中板层数。它提供了聚合开关192 Gbps的
非分叉
x8
充分岔
x4
x4
1 0
x8
2
3
4 5
x8
11
x8
10
6 7
x8
x4
x4
2
3
4
x4
1
0
11
10
x4
x4
8 9
x8
5
x4
6
x4
7
x4
8
x4
9
x4
图2端口配置实例
注意：
上图中的配置展示的最大端口宽度。该PES48T12可以协商窄口宽 - X4 ，
X2或X1 。
2 47
2007年7月19日
IDT 89HPES48T12数据表
位
1
2
3
4
5
6
7
SLAVE
SMBUS
地址
SSMBADDR[1]
SSMBADDR[2]
SSMBADDR[3]
0
SSMBADDR[5]
1
1
主
SMBUS
地址
MSMBADDR[1]
MSMBADDR[2]
MSMBADDR[3]
MSMBADDR[4]
1
0
1
表1 Master和Slave的SMBus地址分配
如图3所示，主站和从站SMBuses可以在一个统一的或分裂的配置中使用。在该统一的配置，示于图
图3（a ）中，主机和从机SMBuses绑在一起， PES48T12同时作为一个SMBus主以及该总线上的SMBus从。这
要求SMBus主或处理器可以访问PES48T12寄存器支持SMBus的仲裁。在某些系统中，这SMBus的
主接口可使用通用处理器上的或微控制器的I / O引脚来实现，并且可能不支持SMBus的仲裁。对
支持这些系统中， PES48T12可以被配置在分割配置来操作，如图3（ b）所示。
在分割配置，主机和从机SMBuses作为两个独立的总线，因此多主仲裁从未要求。
该PES48T12支持阅读和写作上主的SMBus串行EEPROM中通过从SMBus ，允许在系统编程
串行EEPROM 。
PES48T12
处理器
SMBUS
主
串行
EEPROM
...
其他
SMBUS
器件
PES48T12
处理器
SMBUS
主
...
其他
SMBUS
器件
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
串行
EEPROM
（一）统一配置和管理总线
（二）拆分配置和管理总线
图3 SMBus接口配置举例
热插拔接口
该PES48T12支持PCI Express热插拔每个下行端口上。为了降低该装置中， PES48T12上需要的管脚数
利用外部I / O扩展，如在PC主板上使用时，连接到SMBus主界面。在复位和组态
化，当需要修改热插拔输出的状态下， PES48T12产生的SMBus数据传输到I / O扩展器新
所有的输出的值。每当热插拔的输入变化， I / O扩展产生一个接收到的IOEXPINTN输入引脚中断
在PES48T12的（ GPIO备用功能） 。为了响应I / O扩展中断时， PES48T12产生SMBus数据读取
所有从I / O扩展器的热插拔输入的状态。
通用输入/输出
该PES48T12提供32个通用I / O（ GPIO）可单独配置为通用输入引脚，通用
输出或复用功能。一些GPIO引脚都与其他片上功能的共享。这些复用功能可通过软件启用，
SMBus从接口或串行EEPROM配置。
3 47
2007年7月19日
IDT 89HPES48T12数据表
引脚说明
以下各表列出了设置在PES48T12的引脚的功能。一些列出的功能可以被复用到相同的引脚。
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑0 （低）
的水平。所有其他信号（包括时钟，总线和选择线）将被解释为是活动的，或者认定时，在一个逻辑1 （高）电平的时候。 Differ-
无穷区间信号带后缀“N”或“P”结尾结束在“P”的差分信号的差分对的正部和所述差分信号
在“N”的结尾是在差分对的负部分。
信号
PE0Rp [3 ：0]的
PE0Rn [3 ：0]的
PE0Tp [3 ：0]的
PE0Tn [3 ：0]的
PE1RP [3 ：0]的
PE1RN [3 ：0]的
PE1TP [3 ：0]的
PE1TN [3 ：0]的
PE2RP [3 ：0]的
PE2RN [3 ：0]的
PE2TP [3 ：0]的
PE2TN [3 ：0]的
PE3RP [3 ：0]的
PE3RN [3 ：0]的
PE3TP [3 ：0]的
PE3TN [3 ：0]的
PE4RP [3 ：0]的
PE4RN [3 ：0]的
PE4TP [3 ：0]的
PE4TN [3 ：0]的
PE5RP [3 ：0]的
PE5RN [3 ：0]的
PE5TP [3 ：0]的
PE5TN [3 ：0]的
PE6RP [3 ：0]的
PE6RN [3 ：0]的
PE6TP [3 ：0]的
PE6TN [3 ：0]的
PE7RP [3 ：0]的
PE7RN [3 ：0]的
TYPE
I
O
I
名称/说明
PCI Express的端口0串行数据接收。
差的PCI Express接收线对的
端口0端口0是上行端口。
PCI Express的端口0串行数据传输。
差的PCI Express传输对的
端口0端口0是上行端口。
PCI Express的端口1个串行数据接收。
差的PCI Express接收线对的
端口1。当P0口合并端口1 ，这些信号变成0端口接收对
对于泳道4 7 。
PCI Express的端口1个串行数据传输。
差的PCI Express传输对的
端口1。当P0口合并端口1 ，这些信号变成0端口发送对
对于泳道4 7 。
PCI Express的端口2串行数据接收。
差的PCI Express接收线对的
端口2 。
PCI Express的端口2串行数据传输。
差的PCI Express传输对的
端口2 。
PCI Express的端口3串行数据接收。
差的PCI Express接收线对的
端口3.当端口2合并端口3 ，这些信号变成端口2接收对
对于泳道4 7 。
PCI Express的端口3串行数据传输。
差的PCI Express传输对的
端口2.当端口2合并端口3 ，这些信号变成2端口发送对
对于泳道4 7 。
PCI Express的4端口串行数据接收。
差的PCI Express接收线对的
端口4 。
PCI Express的4端口串行数据传输。
差的PCI Express传输对的
端口4 。
PCI Express的端口5串行数据接收。
差的PCI Express接收线对的
端口5.当口4合并有5口，这些信号变成4端口接收对
对于泳道4 7 。
PCI Express的端口5串行数据传输。
差的PCI Express传输对的
端口5.当口4合并有5口，这些信号变成端口4个发送对
对于泳道4 7 。
PCI Express的端口6串行数据接收。
差的PCI Express接收线对的
端口6 。
PCI Express的端口6串行数据传输。
差的PCI Express传输对的
端口6 。
PCI Express的端口7串行数据接收。
差的PCI Express接收线对的
端口7.当口6合并端口7 ，这些信号变成6口接收对
对于泳道4 7 。
表2的PCI Express接口引脚（共2第1部分）
O
I
O
I
O
I
O
I
O
I
O
I
4 47
2007年7月19日
IDT 89HPES48T12数据表
信号
PE7TP [3 ：0]的
PE7TN [3 ：0]的
PE8RP [3 ：0]的
PE8RN [3 ：0]的
PE8TP [3 ：0]的
PE8TN [3 ：0]的
PE9RP [3 ：0]的
PE9RN [3 ：0]的
PE9TP [3 ：0]的
PE9TN [3 ：0]的
PE10RP [3 ：0]的
PE10RN [3 ：0]的
PE10TP [3 ：0]的
PE10TN [3 ：0]的
PE11RP [3 ：0]的
PE11RN [3 ：0]的
PE11TP [3 ：0]的
PE11TN [3：0 ]
ReFcLKm
TYPE
O
名称/说明
PCI Express的端口7串行数据传输。
差的PCI Express传输对的
端口7.当口6合并端口7 ，这些信号成为口6的发射对
对于泳道4 7 。
PCI Express的8端口串行数据接收。
差的PCI Express接收线对的
端口8 。
PCI Express的8端口串行数据传输。
差的PCI Express传输对的
端口8 。
PCI Express的端口9串行数据接收。
差的PCI Express接收线对的
端口9.当口8合并端口9 ，这些信号成为8端口接收对
对于泳道4 7 。
PCI Express的端口9串行数据传输。
差的PCI Express传输对的
端口9.当口8合并端口9 ，这些信号变成端口8个发送对
对于泳道4 7 。
PCI Express的10端口串行数据接收。
差的PCI Express接收线对的
端口10 。
PCI Express的端口10串行数据传输。
差的PCI Express传输对
为端口10 。
PCI Express的11端口串行数据接收。
差的PCI Express接收线对的
端口11.当口10合并端口11 ，这些信号成为10端口接收
对为泳道4 7 。
PCI Express的端口11串行数据传输。
差的PCI Express传输对
端口11，如果端口10被合并到端口11 ，这些信号变成端口10传输
麻省理工学院对为泳道4 7 。
PCI Express的参考时钟模式选择。
此信号选择的频
参考时钟输入。
为0x0 - 100兆赫
为0x1 - 125兆赫
PCI Express的参考时钟。
差分参考时钟对输入。这个时钟是
通过芯片上的PLL用作参考时钟以产生所需的时钟
系统逻辑和片上的SerDes 。差分基准时钟的频率是
由REFCLKM信号来确定。
表2的PCI Express接口引脚（ 2/2 ）
I
O
I
O
I
O
I
O
I
REFCLKP [3 ：0]的
REFCLKN [3 ：0]的
I
信号
MSMBADDR [4： 1]
MSMBCLK
TYPE
I
I / O
名称/说明
大师的SMBus地址。
这些引脚决定串行的的SMBus地址
从该配置信息被加载EEPROM中。
主SMBus时钟。
这个双向信号用于同步的传输
大师的SMBus 。它是活性和产生时钟仅当对EEPROM或I / O的
扩展器被访问。
主SMBus数据。
这个双向信号被用于在主SMBus的数据。
表3 SMBus接口引脚（共2第1部分）
MSMBDAT
I / O
5 47
2007年7月19日
QQ：2881677436 复制
