12巷3端口
第二代的PCI Express开关
89HPES12T3G2
数据表
推进信息*
设备概述
该89HPES12T3G2是IDT的PRECISE 系列PCI的一员
EXPRESS交换解决方案。该PES12T3G2是12车道， 3口
第二代片上外设执行PCI Express基本交换了
特征集对于高性能的应用，如服务器进行了优化，
存储和通信/网络。它提供了连接性和
一个PCI Express的上游端口和2之间进行切换的功能
下游端口，支持下游端口之间进行切换。
高性能的PCI Express开关
- 十二5Gbps的第二代PCI Express通道
- 三个交换机端口
一个x4上游端口
两个x4下行端口
- 低延迟直通式交换架构
- 支持最大有效载荷大小可达2048字节
- 一个虚拟信道
- 八类交通
- PCI Express基本规范2.0修订版兼容
◆
灵活的架构与众多配置选项
- 每个端口的链接宽度自动协商到X4 ， X2或X1
- 对所有端口自动翻转车道
- 自动极性反转
- 能够从串行EEPROM加载设备配置
◆
特点
框图
3端口交换核心/ 12条PCI Express通道
帧缓冲
路由表
PORT
仲裁
调度
事务层
数据链路层
事务层
数据链路层
事务层
数据链路层
多路复用器/多路解复用器
PHY
合乎逻辑的
层
多路复用器/多路解复用器
PHY
合乎逻辑的
层
多路复用器/多路解复用器
PHY
合乎逻辑的
层
SERDES
SERDES
SERDES
（端口0 ）
（端口2 ）
图1内部框图
（端口4）
IDT和IDT标识是注册为Integrated Device Technology ， Inc.的商标。
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2007年集成设备技术有限公司
*注：本文档中的信息如有更改，恕不另行通知
2007年9月4日
DSC 6930
超前信息
传统支持
- 兼容PCI INTx仿真
- 公交车锁定
◆
高度集成解决方案
- 为数据包缓冲集成的片上内存和
排队
- 集成了12 5Gbps的嵌入式SerDes使用8B / 10B
编码器/解码器（没有单独的收发器所需的）
接收均衡（ RxEQ ）
◆
可靠性，可用性和可维护性（ RAS）功能
- 在所有的TLP内部终端到终端的奇偶校验保护，确保数据
诚信，即使在系统中没有实现终端到终端的
CRC （ ECRC ）
- 支持ECRC和高级错误报告
- 支持PCI Express的本地热插拔，热插拔能力的I / O
- 兼容于PC母亲 - 使用热插拔I / O扩展器
板
- 支持热插拔
◆
电源管理
- 采用先进的低功耗设计技术，可实现低
典型功耗
- 支持PCI Express电源管理接口规范
化（ PCI - PM 2.0 ）
◆
IDT 89HPES12T3G2数据表
- 未使用的串行解串器将被禁用。
- 支持高级配置和电源接口光谱
ification ， 2.0版（ ACPI ）支持活动链接状态
◆
可测试性和调试功能
- 内置的伪随机位流（ PRBS ）发生器
- 大量的SerDes测试模式
- 有能力通过SMBus读取和写入任何内部寄存器
- 能够绕过链路训练和强迫任何链接到任何模式
- 提供统计信息和性能计数器
◆
九通用输入/输出引脚
- 每个引脚可单独配置为输入或输出
- 每个引脚可单独配置为中断输入
- 某些引脚具有可选的复用功能
◆
封装采用19mm X 19毫米， 324球BGA 1mm厚的
球间距
产品说明
利用标准的PCI Express互连的PES12T3G2
提供用于要求高的应用中最有效的扇出溶液
吞吐量，低延迟，并以最小的简单电路板布局
中板层数。它提供了12 GBps的的汇总（ 96 Gbps）的，
经过12个全双工交换容量集成串行通道，使用
经过验证和强大的IDT技术。每个通道提供5 Gbps的频带 - 中
宽度在两个方向完全符合PCI Express基本
规范修订版2.0 。
该PES12T3G2是基于灵活和高效的分层architec-
真实存在。在PCI Express层由串行解串器的，物理，数据链路层和
与PCI Express基本规范符合交易层
2.0版。该PES12T3G2可以操作既可以作为存储和
向前或直通开关和被设计来切换存储器和I / O的
交易。它支持八个通信类（TCS ）和一个虚拟
通道（ VC ）与先进的资源管理，使艾菲
cient开关和I /服务器，存储O连接和嵌入式
处理器连接受限。
SMBus接口
该PES12T3G2包含两个的SMBus接口。从接口
面对提供完全访问的配置寄存器
PES12T3G2 ，让每一个配置寄存器中的设备是
读出或写入由外部代理。主界面允许
在PES12T3G2的缺省配置寄存器值是过
下面缠身与外部串行编程值复位
EEPROM 。主接口还用于通过外部热插拔I / O的
扩展。
六引脚组成每两个的SMBus接口。这些引脚
由一个SMBus时钟引脚，一个SMBus数据引脚和4的SMBus
地址引脚。在从站接口，这些地址引脚允许
SMBus地址，该装置响应于被配置。在
主接口，这些地址引脚允许的SMBus接口地址
从该数据被装载到被config-串行配置EEPROM
置的。 SMBus的地址是建立在PERSTN由否定
采样对应的地址引脚。当引脚被采样，
所得到的地址被分配为如表1所示。
位
1
2
3
4
5
6
7
SLAVE
SMBUS
地址
SSMBADDR[1]
SSMBADDR[2]
SSMBADDR[3]
0
SSMBADDR[5]
1
1
主
SMBUS
地址
MSMBADDR[1]
MSMBADDR[2]
MSMBADDR[3]
MSMBADDR[4]
1
0
1
表1 Master和Slave的SMBus地址分配
处理器
处理器
北
桥
内存
内存
内存
内存
x4
PES12T3G2
x4
PCI Express的
SLOT
x4
I / O
10GbE
x4
I / O
10GbE
I / O
SATA
如示于图2中，可以使用主从SMBuses
在一个统一的或分裂的配置。在该统一的配置，示于
图2（a ）中，主机和从机SMBuses绑在一起，
PES12T3G2同时作为一个SMBus主以及一个SMBus从上
该总线。这要求SMBus主处理器或具有
访问PES12T3G2寄存器支持SMBus的仲裁。在一些
系统上，这SMBus主接口可以使用来实现
通用I / O引脚上的一个处理器或微控制器，并且可以
不支持SMBus的仲裁。为了支持这些系统中，
PES12T3G2可以被配置在一个分割的结构，操作
（二）在图2中示出。
在分割配置，主机和从机SMBuses操作为
两个独立的总线，因此多主仲裁是永远
所需。该PES12T3G2支持读取串口的读写
EEPROM上通过从SMBus主的SMBus ，允许
串行EEPROM的系统编程。
图2中的I / O扩展应用
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2007年9月4日
超前信息
IDT 89HPES12T3G2数据表
PES12T3G2
处理器
SMBUS
主
串行
EEPROM
...
其他
SMBUS
器件
PES12T3G2
处理器
SMBUS
主
...
其他
SMBUS
器件
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
SSMBCLK
SSMBDAT
MSMBCLK
MSMBDAT
串行
EEPROM
（一）统一配置和管理总线
（二）拆分配置和管理总线
图2 SMBus接口配置举例
热插拔接口
该PES12T3G2支持PCI Express热插拔每个下行端口上。以降低该设备上所需要的管脚数，该PES12T3G2
利用外部I / O扩展，如在PC主板上使用时，连接到SMBus主界面。在复位和组态
化，当需要修改热插拔输出的状态下， PES12T3G2产生的SMBus数据传输到I / O扩展器与
所有的输出的新值。每当热插拔的输入变化， I / O扩展产生一个接收到的IOEXPINTN中断
输入引脚的PES12T3G2的（ GPIO引脚功能） 。为了响应I / O扩展中断时， PES12T3G2产生SMBus数据
从I / O扩展器读取所有的热插拔输入的状态。
通用输入/输出
该PES12T3G2提供了9个通用输入/输出（ GPIO ）引脚，可用于由系统设计者为位I / O端口。每个GPIO引脚
可以通过软件控制的输入或输出独立配置。一些GPIO引脚都与其他片上功能的共享。这些
复用功能可以通过软件， SMBus从接口或串行EEPROM配置中启用。
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2007年9月4日
超前信息
IDT 89HPES12T3G2数据表
引脚说明
以下表中列出的设置在PES12T3G2的引脚的功能。一些列出的功能可以被复用到相同的引脚。
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑0 （低）
的水平。所有其他信号（包括时钟，总线和选择线）将被解释为是活动的，或者认定时，在一个逻辑1 （高）电平的时候。
注意：
在PES12T3G2 ，两个下行端口标记为端口2和端口4 。
信号
PE0Rp [3 ：0]的
PE0Rn [3 ：0]的
PE0Tp [3 ：0]的
PE0Tn [3 ：0]的
PE2RP [3 ：0]的
PE2RN [3 ：0]的
PE2TP [3 ：0]的
PE2TN [3 ：0]的
PE4RP [3 ：0]的
PE4RN [3 ：0]的
PE4TP [3 ：0]的
PE4TN [3 ：0]的
PEREFCLKP[0]
PEREFCLKN[0]
TYPE
I
O
I
O
I
O
I
名称/说明
PCI Express的端口0串行数据接收。
差的PCI Express接收
双端口0端口0是上行端口。
PCI Express的端口0串行数据传输。
差的PCI Express传输
麻省理工学院的双端口0端口0是上行端口。
PCI Express的端口2串行数据接收。
差的PCI Express接收
对端口2 。
PCI Express的端口2串行数据传输。
差的PCI Express传输
麻省理工学院的双端口2 。
PCI Express的4端口串行数据传输。
差的PCI Express传输
麻省理工学院的双端口4 。
PCI Express的参考时钟。
差分参考时钟对输入。这
时钟作为基准时钟由片上的PLL来生成时钟
系统所需的逻辑和片上的SerDes 。在昼夜温差的频率
髓鞘参考时钟由REFCLKM信号来确定。
PCI Express的参考时钟模式选择。
此信号选择频
昆西参考时钟输入。
为0x0 - 100兆赫
为0x1 - 125兆赫
该引脚应是静态的，不会改变以下的否定
PERSTN 。
表2的PCI Express接口引脚
ReFcLKm
I
信号
MSMBADDR [4： 1]
MSMBCLK
MSMBDAT
SSMBADDR [ 5,3 ：1]
SSMBCLK
SSMBDAT
TYPE
I
I / O
I / O
I
I / O
I / O
名称/说明
大师的SMBus地址。
这些引脚确定的SMBus接口地址
从该配置信息被加载的串行EEPROM 。
主SMBus时钟。
这个双向信号用于同步
传输上的主SMBus的。
主SMBus数据。
这个双向信号用于对中，主机数据
器的SMBus 。
从SMBus地址。
这些引脚确定的SMBus地址
其中，从SMBus接口进行响应。
从SMBus时钟。
这个双向信号用于同步传输
FERS在从SMBus 。
从SMBus数据。
这个双向信号用于在从服务器上的数据
SMBus的。
表3 SMBus接口引脚
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2007年9月4日
超前信息
PCI Express的4端口串行数据接收。
差的PCI Express接收
双端口4 。
QQ：2880707522 复制
