ICS87951I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
G
ENERAL
D
ESCRIPTION
该ICS87951I是一款低电压，低偏移1至9
差分至LVCMOS / LVTTL屌发电机。该
CS87951I有两个可选的时钟输入。在单端
时钟输入接受LVCMOS或LVTTL输入
的水平。在CLK1 ， nCLK1对可以接受最标准
差分输入级。随着输出频率高达180MHz的，
在ICS87951I是针对高性能时钟应用程序
阳离子。随着一个完全集成的PLL ，该ICS87951I CON-
tains频率可配置的输出和外部
反馈输入时钟再生“零延迟” 。
F
EATURES
完全集成的PLL
九单端3.3V LVCMOS / LVTTL输出
可选择单端CLK0或差分
CLK1 ， nCLK1输入
单端的CLK0输入可以接受以下
输入电平： LVCMOS或LVTTL输入电平
CLK1 ， nCLK1支持以下输入类型：
LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
输出频率范围： 25MHz的180MHz的
VCO范围：为200MHz至为480MHz
对于“零延迟”时钟再生外部反馈
周期到周期抖动： ± 100ps的（典型值）
输出偏斜： 375ps （最大）
PLL的参考零延迟： 350ps窗口（最大值）
工作电压3.3V
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
P
IN
A
SSIGNMENT
CLK_SEL
PLL_SEL
CLK0
GND
GND
V
DDO
QB
QA
32 31 30 29 28 27 26 25
V
DDA
Ext_FB
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
GND
CLK1
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
nCLK1
MR / NOE
V
DDO
QD4
GND
QD3
V
DDO
QD2
24
23
22
QC0
V
DDO
QC1
GND
QD0
V
DDO
QD1
GND
ICS87951I
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
87951AYI
www.idt.com
1
REV 。 2010年7月17日
ICS87951I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7, 13, 17,
21, 25, 29
8
9
10
11, 15,
19, 23, 27
12, 14,
16, 18, 20
22, 24
26
28
30
31
32
名字
V
DDA
Ext_FB
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
GND
CLK1
nCLK1
MR / NOE
TYPE
动力
输入
输入
输入
输入
输入
动力
输入
输入
输入
上拉
上拉
下拉
下拉
下拉
下拉
描述
模拟电源引脚。
反馈输入到相位检测器的时钟再生用
"zero delay" 。 LVCMOS / LVTTL接口电平。
选择分频值的银行A输出表的三维描述。
LVCMOS / LVTTL接口电平。
选择分频值的银行B输出如表三维描述。
LVCMOS / LVTTL接口电平。
选择分频值C银行的输出如表三维描述。
LVCMOS / LVTTL接口电平。
选择分频值组D输出，如表三维描述。
LVCMOS / LVTTL接口电平。
电源接地。
非INVER婷差分时钟输入。
下拉铟（Inver）婷差分时钟输入。
高电平有效复位硕士。低电平有效输出使能。当逻辑
高，内部分频器复位并输出三态
下拉
（ HIZ）功能。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
输出电源引脚。
银行D时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
C银行的时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
B银行的时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
银行时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
下拉LVCMOS / LVTTL鉴相器的参考时钟输入。
锁相环和基准时钟作为输入之间进行选择
下拉分频器。当HIGH ，选择PLL 。当低，选择基准
时钟。 LVCMOS / LVTTL接口电平。
时钟选择输入。当HIGH ，选择CLK0 。当低，
下拉
选择CLK1 ， nCLK1 。 LVCMOS / LVTTL接口电平。
V
DDO
QD4 ， QD 3 ，
QD2 ， QD1 ， QD0
QC1 ， QC0
QB
QA
CLK0
PLL_SEL
CLK_SEL
动力
产量
产量
产量
产量
输入
输入
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
5
V
DDA
, V
DDO
= 3.47V
测试条件
最小典型
4
25
51
51
7
12
最大
单位
pF
pF
KΩ
KΩ
Ω
87951AYI
www.idt.com
3
REV 。 2010年7月17日
ICS87951I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DDA
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
42.1 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DDA
V
DDO
I
DDO
I
DDA
参数
模拟电源电压
输出电源电压
电源电流
模拟电源电流
所有V
DD
引脚
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
115
20
单位
V
V
mA
mA
T
ABLE
4B 。 DC
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
CLK0
DIV_SELA ： DIV_SELD ，
PLL_SEL ， CLK_SEL ，
EXT_FB ， MR / NOE
CLK0
DIV_SELA ： DIV_SELD ，
PLL_SEL ， CLK_SEL ，
EXT_FB ， MR / NOE
测试条件
最低
2
2
-0.3
-0.3
300
GND + 0.5
I
OH
= -40mA
I
OL
= 40毫安
2.4
0.5
±120
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
1.3
0.8
1000
V
DD
- 0.85
单位
V
V
V
V
mV
V
V
V
A
V
IH
输入高电压
V
IL
输入低电压
V
PP
V
CMR
V
OH
V
OL
峰 - 峰值
CLK1 ， nCLK1
输入电压
共模输入电压;注： 1 ， 2
输出高电压
输出低电压
I
IN
输入电流
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大输入电压为CLK1和nCLK1为V
DDA
+ 0.3V.
87951AYI
www.idt.com
5
REV 。 2010年7月17日
QQ：2881677436 复制
