ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
G
ENERAL
D
ESCRIPTION
该ICS8705是一种用途极广的1 ： 8差分至
LVCMOS / LVTTL时钟发生器。该ICS8705有两个
可选择的时钟输入。在CLK1 ， nCLK1对可以接受
大多数标准的差分输入级。在单端
CLK0输入接受LVCMOS或LVTTL输入levels.The
ICS8705有一个完全集成的锁相环，可配置
零延迟缓冲器，乘法器或除法器，并具有一个输入端
和输出频率15.625MHz的范围为250MHz 。该
参考分频器，反馈分频器和输出分频器
每个可编程的，从而允许对以下输出
放至输入频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8 。
外部反馈允许设备实现“零
延迟“的输入时钟和输出时钟之间。该
PLL_SEL引脚可用于绕过锁相环系统
测试和调试的目的。在旁路模式下，参考
时钟被路由周围PLL和到内部输出
分频器。
F
EATURES
8个LVCMOS / LVTTL输出， 7Ω典型的输出阻抗
可选CLK1 ， nCLK1或LVCMOS / LVTTL时钟输入
CLK1 ， nCLK1对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
CLK0输入接受LVCMOS或LVTTL输入电平
输出频率范围： 15.625MHz到250MHz的
输入频率范围： 15.625MHz到250MHz的
VCO范围：为250MHz至500MHz
为“零延迟”时钟再生外部反馈
具有可配置频率
可编程分频器允许以下输出至输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
完全集成的PLL
周期到周期抖动： 45ps （最大）
输出偏斜： CLK0 ， 65ps （最大）
CLK1 ， nCLK1 ，为55ps （最大）
静态相位偏移： 25 ±精度为125ps （最大） ， CLK0
全3.3V或2.5V工作电源
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
B
LOCK
D
IAGRAM
PLL_SEL
Q0
÷2, ÷4, ÷8, ÷16,
÷32
,
÷64, ÷128
CLK0
CLK1
nCLK1
CLK_SEL
FB_IN
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
0
1
1
PLL
Q2
0
P
IN
A
SSIGNMENT
PLL_SEL
SEL3
V
DDO
GND
V
DDA
V
DD
Q7
Q6
Q1
32 31 30 29 28 27 26 25
SEL0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
V
DDO
Q5
GND
Q4
V
DDO
Q3
GND
Q2
Q3
Q4
Q5
Q6
Q7
SEL1
CLK0
nc
CLK1
nCLK1
CLK_SEL
MR
ICS8705
21
20
19
18
17
SEL0
V
DD
FB_IN
SEL2
V
DDO
Q0
GND
Q1
V
DDO
SEL1
SEL2
SEL3
MR
8705BY
32引脚LQFP
采用7mm x 7mm X 1.4毫米
Y封装
顶视图
www.idt.com
1
REV 。 2010年7月2日
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 11
3
4
5
6
7
名字
SEL0 ， SEL1 ，
SEL2
CLK0
nc
CLK1
nCLK1
CLK_SEL
输入
输入
输入
上拉
TYPE
输入
输入
描述
确定表3中的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
无连接。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当HIGH ，选用差分CLK1 ， nCLK1 。
下拉低电平时， LVCMOS选择CLK0 。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
下拉复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。 LVCMOS / LVTTL接口电平。
核心供电引脚。
LVCMOS / LVTTL的反馈输入到相位检测器，用于再生
下拉时钟与"zero delay" 。连接到输出端之一。
LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 7
Ω
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
8
9, 32
10
12, 16, 20,
24, 28
13, 15, 17,
19, 21, 23,
25, 27
14, 18, 22, 26
MR
V
DD
FB_IN
V
DDO
Q0, Q1, Q2,
Q3, Q4, Q5,
Q6, Q7
GND
输入
动力
输入
动力
产量
动力
电源接地。
确定表3中的输出分频器值。
29
SEL3
输入
下拉
LVCMOS / LVTTL接口电平。
30
V
DDA
动力
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
31
PLL_SEL
输入
上拉
当低，选择的参考时钟（ PLL旁路） 。当高，
选择锁相环（ PLL使能）。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
测试条件
最低
典型
4
51
51
V
DD
, V
DDO
, V
DDA
= 3.465V
23
7
最大
单位
pF
KΩ
KΩ
pF
Ω
8705BY
www.idt.com
2
REV 。 2010年7月2日
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
96
15
20
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
IH
参数
输入
高压
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
CLK0
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
CLK0
CLK0 ， CLK_SEL
MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
CLK0 ， CLK_SEL
MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
测试条件
最小典型
2
2
-0.3
-0.3
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
2.6
0.5
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
A
V
V
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
I
IL
V
OH
输入
低电流
输出高电压;注1
输出低电压;注1
V
OL
注1 ：输出端接50
Ω
到V
DDO
/ 2 。在参数测量信息部分，
看到"3.3V输出负载测试Circuit" 。
8705BY
www.idt.com
4
REV 。 2010年7月2日
ICS8705
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
CLK1
nCLK1
CLK1
nCLK1
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK1 ， nCLK1为V
DD
+ 0.3V.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
f
最大
tp
LH
参数
输出频率
传播延迟，
低到高;注1
CLK0
CLK1 ， nCLK1
CLK0
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 0V
f
≤
为250MHz ， QX ÷ 2
PLL_SEL = 3.3V ，
FREF
≤
为200MHz ， QX ÷ 1
PLL_SEL = 3.3V ，
FREF
≤
167MHz ， QX ÷ 1
PLL_SEL = 3.3V ，
FREF = 200MHz的， QX ÷ 1
PLL_SEL = 3.3V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 3.3V ，
FREF = 66MHz的， QX * 2
PLL_SEL = 0V
PLL_SEL = 0V
f
OUT
> 40MHz的
400
43
ODC
输出占空比
测试条件
最低
15.625
5
5
-100
-15
-50
-150
0
25
+ 135
+100
-25
150
典型
最大
250
7
7.3
150
285
250
100
300
65
55
45
1
950
57
单位
兆赫
ns
ns
ps
ps
ps
ps
ps
ps
ps
ps
mS
ps
%
%
t()
静态相位偏移;
注2 ，4-
CLK1 ， nCLK1
CLK0
CLK1 ， nCLK1
t
SK （ O）
t
JIT （ CC ）
t
L
t
R
/ t
F
输出偏斜;
注3,4
PLL锁定时间
输出上升/下降时间
CLK0
CLK1 ， nCLK1
周期到周期抖动;注4
PLL ×4模式，翅=为45MHz ，
47
53
fOUT的= 180MHz的
在f测量所有参数
最大
除非另有说明。
注1：从差分输入交叉点到输出在V
DDO
/2.
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：该参数定义符合JEDEC标准65 。
8705BY
www.idt.com
5
REV 。 2010年7月2日
