ICS843003
FEMTOCLOCKS CRYSTAL - TO- 3.3V LVPECL频率合成器
表1.引脚说明
数
1
名字
DIV_SELB0
输入
TYPE
下拉
描述
司选择引脚为银行B.默认值=低。 LVCMOS / LVTTL接口电平。
VCO选择引脚。低时， PLL被旁路，晶体或参考
TEST_CLK （取决于XTAL_SEL设定）被直接传递给输出
分频器。有一个内部上拉电阻使PLL默认情况下不绕过。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
使真实输出QX变低和反相输出nQx变高。
当逻辑低电平时，内部分隔和输出被使能。有一个内部
下拉电阻使产出和分频器的电默认状态下启用。
LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVPECL接口电平。
输出使银行B.高电平输出使能。当逻辑高电平时，输出对
在B银行已启用。当逻辑低电平时，输出对驱动器差分低
（ QB0 =低， nQB0 =高） 。有一个内部上拉电阻使默认的电
输出状态启用。 LVCMOS / LVTTL接口电平。
输出使银行A.高电平输出使能。当逻辑高电平时，输出2
在A银行对已启用。当逻辑低电平时，输出对差分驱动
低（ QA0 =低， nQA0 =高） 。有一个内部上拉电阻使默认
输出电状态启用。 LVCMOS / LVTTL接口电平。
反馈鸿沟选择。当低（默认值） ，反馈分频器设置为÷ 20 。
当HIGH ，反馈分频器设置为÷ 24 。 LVCMOS / LVTTL接口电平。
模拟电源引脚。
核心供电引脚。
上拉
下拉
司选择引脚为银行A.默认值= HIGH 。 LVCMOS / LVTTL接口电平。
司选择引脚为银行A.默认=低。 LVCMOS / LVTTL接口电平。
负电源引脚。
并联谐振晶体界面。 XTAL_OUT是输出， XTAL_IN是输入。
XTAL_IN也是超速脚，如果你想要过驱动晶振电路用
单端参考时钟。
下拉
单端参考时钟输入。有一个内部下拉电阻拉至低
状态默认。可以离开，如果使用晶体界面浮动。
LVCMOS / LVTTL接口电平。
水晶选择引脚。单端TEST_CLK或晶体之间的选择
界面。有一个内部上拉电阻使晶体界面选择
默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
输出电源引脚银行B输出。
上拉
司选择引脚为银行B.默认=高。 LVCMOS / LVTTL接口电平。
2
VCO_SEL
输入
上拉
3
MR
输入
下拉
4
5, 6
V
CCO_A
QA0 ， nQA0
动力
产量
7
OEB
输入
上拉
8
OEA
输入
上拉
9
10
11
12
13
14
15,
16
FB_DIV
V
CCA
V
CC
DIV_SELA0
DIV_SELA1
V
EE
XTAL_OUT ，
XTAL_IN
输入
动力
动力
输入
输入
动力
输入
下拉
17
TEST_CLK
输入
18
19, 20
21, 22
23
24
XTAL_SEL
nQB1 ， QB1
nQB01 ， QB0
V
CCO_B
DIV_SELB1
输入
产量
产量
动力
输入
上拉
注意：
上拉和下拉
是指内部输入电阻。参照表2 ，
引脚特性，
为典型值。
IDT / ICS
LVPECL频率合成器
2
ICS843003AG REV 。一2008年10月23日
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