IDT
TM
INTERPRISE
TM
集成
通信处理器
79RC32438
特点
32位CPU内核
- MIPS32指令集
- 缓存大小： 16KB指令和数据缓存， 4路集
关联的，高速缓存行锁定，无阻塞的预取
- 16双项JTLB可变页面大小
- 3项指令TLB
- 3项数据TLB
- 每个时钟1 32x16乘法最大发行利率
- 一个32×32的最高发行利率乘以每个时钟等
- CPU控制，启动，停止和单步
- 软件断点支持
- 对虚拟地址的硬件断点
- 增强的JTAG和ICE接口，它与2.5版兼容
在EJTAG规范
◆
DDR内存控制器
- 最多支持DDR SDRAM内存2GB
- 2芯片选择（每个片选支持4个内部DDR
银行）
- 支持16位或32位数据总线宽度用8,16或32位
器件
- 支持64MB， 128MB， 256MB，512MB ，和1Gb的DDR
SDRAM器件
- 数据总线复用支持允许接口标准
DDR DIMM内存模块的SODIMM和
- 自动刷新代
◆
内存和外围设备控制器
- 提供“无缝”接口标准的SRAM，闪存， ROM ，
双端口存储器和外围设备
- 解复用地址和数据总线： 16位的数据总线， 26位
地址总线， 6芯片选择，支持备用总线控制器，
控制外部数据总线缓冲器
- 支持8位和16位宽度的设备
自动字节的收集和散射
- 灵活的协议配置参数：可编程
等待状态（ 0至63）的数目，可编程postread /后
写入延迟（ 031 ） ，支持外部等待状态的产生，
支持Intel和摩托罗拉的风格外设
- 写保护能力，每个片选
- 可编程总线事务定时器产生热复位
当计数器到期
- 支持多达64 MB的内存每个片选
◆
计数器/定时器
- 三个通用32位定时器计数器
◆
PCI接口
- 32位PCI 2.2版本兼容（ 3.3V只）
- 支持在主机和目标主机或卫星运行
模式
- 支持同步和异步操作
- PCI时钟支持从16 MHz到66 MHz的频率
- PCI仲裁器在主机模式：支持6个外部主控，固定
优先级或循环仲裁
– I
2
O“喜欢” PCI消息股
◆
框图
MII
MII
MIPS-32
CPU核心
ICE
EJTAG
D.高速缓存
MMU
一，高速缓存
打断
调节器
:
:
2个以太网
10/100
接口
3计数器
计时器
IPBUS
TM
片上
内存
DMA
调节器
DDR
DDR &
设备
控制器
I
2
C
调节器
2个UART
(16550)
ARBITER
GPIO
接口
SPI
调节器
PCI
主/目标
接口
PCI仲裁器
（主机模式）
内存&
外设总线
I
2
C总线
CH 。 1章。 2
串行通道
GPIO引脚
SPI总线
PCI总线
IDT和IDT标识是注册为Integrated Device Technology ， Inc.的商标。
1 59
2004年集成设备技术有限公司
2004年5月25日
DSC 6148
IDT 79RC32438
DMA控制器
- 10个DMA通道：两个通道PCI （ PCI内存和
内存PCI ） ，双方各以太网接口，两个通道
对于内存到内存的操作，两个通道的外部
操作
- 提供灵活的基于描述符的操作
- 支持非对齐传输（即，源或目标
地址可以是任意字节边界）与任意字节
长度。
◆
两个以太网接口
- 10和100 Mb / s的ISO / IEC 8802-3 ：1996标准
- 两个IEEE 802.3u标准兼容的媒体独立接口
（ MII ）与串行管理接口
- 信息产业部支持IEEE 802.3u自动协商速率选择
- 支持64项基于哈希表的多播地址过滤
- 512字节的发送和接收FIFO
- 支持在IEEE标准中概述的流量控制功能。 802.3x-
1997
◆
通用异步收发器（ UART ）
- 兼容16550和16450个UART
- 两个完全独立的串行通道
- 调制解调器控制功能（ CTS ， RTS ， DSR ， DTR ， RI ， DCD ）
- 16字节的发送和接收缓冲区
- 从系统中导出可编程的波特率发生器
时钟
- 完全可编程的串行特性：
- 5 ，6，7 ，或8位字符
- 偶，奇或无奇偶校验位的产生和检测
- 1 ， 1-1 / 2或2个停止位
行中止的产生和检测
- 错误的起始位检测
- 内部环回模式
◆
2
I C总线
- 支持标准的100 Kbps的模式，以及400 Kbps的速度快
模式
- 支持7位和10位寻址
- 支持四种模式：主发送，主接收器，
从发送，从接收器
◆
其他通用外设
- 两个16550兼容的串行接口
中断控制器
- 系统功能的完整性
- 通用I / O控制器
- 串行外设接口（SPI）
◆
片上存储器
- 高速4KB SRAM组织为1K ×32位
- 支持突发和非突发字节，半字，三字节，
字的CPU ，PCI和DMA访问
◆
调试支持
- 修订版2.6标准的EJTAG接口
◆
内存使用的是高度复杂的极少需要CPU干预
直接存储器存取（DMA）引擎。通过所有的数据传输
RC32438通过从芯片上的I / O外设写入数据来实现
主存储器中，然后进行到另一个I / O模块。
CPU核心的执行
32位CPU内核与MIPS32指令100 ％兼容
集架构（ISA） 。
具体而言，该器件具有制定的4Kc CPU核心
MIPS科技公司（ www.mips.com ） 。这个核心问题单
每个周期的指令，包括5级流水线，并优化
应用程序需要整数运算。 CPU核心包括16个
KB指令和16KB数据高速缓存。这两个缓存4路集阿索
ciative并可以被锁定在一个每行的基础上，其允许
程序员控制这个珍贵的片上存储器资源。该
核心还采用了内存管理单元（ MMU ） 。 CPU核心
还采用了增强型联合测试访问组（ EJTAG ）接口
面，用于接口到仿真器的工具，提供了
访问内部寄存器和使该部分被控制克斯特
应受，简化了系统的调试过程。利用这种核心的允许
IDT的客户能够充分利用广泛的软件和开发
适用于MIPS架构，包括营业换货工具
系统，编译器和仿真器。
双倍数据速率内存控制器
该RC32438集成了高性能的双数据速率
同时支持X16和X32的内存（ DDR ）内存控制器
配置高达2GB 。此模块提供的所有信号的
需要接口到两个存储器模块和分立器件，
其中包括两个芯片选择，差分时钟输出和数据选通信号。
内存和I / O控制器
该RC32438使用专用的本地内存/ IO控制器，包括
解复用的16位数据和26位地址总线。它包括所有的
所需的信号直接连接到多达六个Intel或Motorola-
风格外围设备和接口可以被配置为
同时支持8位和16位的外围设备。
DMA控制器
DMA控制器由10个独立的DMA通道，所有的
该操作中完全相同的方式。 DMA控制器断开负载
从移动片上的接口之间的数据，外部CPU芯
外设和存储器。该控制器支持分散/集中DMA
没有对齐限制，适用于通信和
图形系统。
PCI接口
在RC32438的PCI接口与2.2版本兼容
PCI规范。片上仲裁器最多可支持6个外部总线
大师，同时支持固定优先级和优先级旋转仲裁
计划。该器件可同时支持卫星和PCI主机的配置
系统蒸发散，使RC32438作为从控制器的PCI附加
设备概述
该RC32438是IDT 是Interprise 系列PCI的一员
集成通信处理器。它集成了一个高perfor-
曼斯CPU内核和多个片上外设。综合
处理器被设计为从I / O模块的主要传送信息
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2004年5月25日
IDT 79RC32438
卡应用程序，或作为系统中的主PCI控制器。在PCI
接口可以同步或异步地进行操作的其他
我的RC32438设备/ O接口。
以太网接口
该RC32438有两个以太网通道，支持10Mbps的和
100Mbps的速度，提供了一个标准介质无关接口
（ MII）的芯片外，允许宽范围的外部设备被连接
有效的。
UART接口
该RC32438包含两个完全独立的串行通道
器（UART ），它们与业界标准的16550 UART兼容。
系统完整性的功能
该RC32438包含一个可编程看门狗定时器， gener-
当计数器到期茨NMI和一个地址空间监视器
针对报告错误，访问到未解码的地址区域。
通用I / O控制器
该RC32438包含32个通用输入/输出管脚。每
销可被用作一个高有效或低级别的中断或不
可屏蔽中断输入端，并且每个信号可被用作一个位输入或
输出端口。
I
2
C接口
在标准的I2C接口允许RC32438连接到
标准外围设备进行更完整的系统数量
的解决方案。该RC32438支持主机和从机操作。
调试支持
该RC32438支持行业标准的修订版2.6 EJTAG接口
脸上。
2003年2月4日：
对于EJTAG / JTAG管脚在修订说明
表1改变DDRDM [7：0 ]从输入/输出到输出只在表
1和2和逻辑图。增加了新的章节，电压检测信号
定时，作为EJTAG描述的一部分。
2003年3月4日：
在表2中，去掉“引体向上”，从PCI脚类
并从GPIO [24]和GPIO [ 30-26 ] 。在表20中，改变最大。值
对于VccSI / O， VccCore和VccPLL 。
2003年7月9日：
表7 ：改变值DDRDATA ， DDRDM ，
和DDRADDR -WEN信号，并删除旧的脚注＃ 3
改变的值在新的脚注＃ 3 。在表8中，改变了TDO值。
变化的图7中的表18 ，功耗改变值。
除去IPBus监控功能，其中包括修改表1 ， 2 ，
21 ，24和25删除表13这产生了一个重新排序
随后的表。
2004年3月8日：
增加了300MHz的速度等级。
2004年5月25日：
在表9中，信号MIIxRXCLK和MIIxTXCLK ，所述
最小值和最大值的大腿/ Tlow_9c分别改为140和260
分别与最小值和最大值的大腿/ Tlow_9d人
改为分别为14.0和26.0 。
散热注意事项
该RC32438功耗小于2.7瓦峰值功率。这是瓜拉尼
开球在0℃至+ 70℃的商用一个环境温度范围
温度的设备和 - 40 °C至+ 85 °，工业级温度
设备。
修订历史
2002年11月7日：
初始发布。初步信息。
二零零二年十一月一十五日：
加脚注表5 ，图9和10 。
二零零二年十二月一十二日：
增加了时钟速度参数， PLL和
核心供电见表16 。
2002年12月19日：
发行版本。
2003年1月13日：
改变的散热考虑读少
超过2.7W ，代替2.5W ，附加价值的CLK参数在表5中，
而修订后的EJTAG描述。
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引脚说明表
下面的表列出了设置在RC32438的引脚的功能。一些列出的功能可以被复用到相同的引脚。
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑零
（低）水平。所有其他信号（包括时钟，总线和选择线）将被解释为被激活，或断言在一个逻辑1 （高）电平的时候。
信号
系统
CLK
TYPE
名称/说明
I
主时钟。
这是主时钟输入。处理器频率是mul-
tiple该时钟频率。这个时钟作为系统时钟对所有MEM-
储器和外设总线操作。
外部时钟。
这个时钟用于所有存储器和外围总线操作
系统蒸发散。
冷复位。
这个信号的断言启动冷复位。这将导致
处理器的状态被初始化，要加载引导配置，并且内部
PLL锁定到主时钟（ CLK ） 。
复位。
这种双向信号的断言启动热复位。这显
在一个温暖的复位最终被认定的RC32438 。
EXTCLK
COLDRSTN
O
I
RSTn低电平有效
I / O
内存和外设总线
BDIRN
O
外部缓冲器的方向。
存储器和外围总线外部数据总线缓冲器
方向控制。如果RC32438存储器和外围总线连接到所述
一个收发信机的一个侧面，例如IDT74FCT245 ，则该引脚可以直接
连接到方向控制所述收发器（例如， BDIR ）引脚。
总线许可。
此信号被确认由RC32438以指示该
RC32438已经放弃了对存储器和外部总线的所有权。
外部缓冲器启用。
这个信号提供了一个输出使能控制的
外部缓冲存储器和外围数据总线上。
总线请求。
此信号由外部设备请求所有者 -
船的存储器和外围总线。
字节写使能。
这些信号存储器和外围总线字节写
使能信号。
BWEN [0]对应于字节通道MDATA [7 ：0]的
BWEN [1]对应于字节通道MDATA [15：8 ]
芯片选择。
这些信号被用来选择一个外部设备上的MEM-
储器和外设总线。
地址总线。
22位的存储器和外围总线地址总线。
MADDR [ 25:22 ]可作为GPIO备用功能
数据总线。
16位的存储器和外围数据总线。在冷复位后，
销充当了用于加载的引导配置向量的输入。
输出使能。
此信号被置位时，数据应被驱动到由
对存储器和外部总线的外部设备。
读写。
这个信号指示是否对存储器和事务外设
全部擦除总线是一个读事务或写事务。高电平表示读
从外部装置。低电平表示写至外部设备。
表1引脚说明（第9第1部分）
BGN
BOEN
BRN
BWEN [1 ：0]的
O
O
I
O
CSN [5：0 ]
MADDR [21 ：0]的
MDATA [15 ：0]的
OEN
RWN
O
O
I / O
O
O
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信号
WAITACKN
TYPE
I
名称/说明
等待或传输确认。
当配置为等待信号，该信号是
一存储器和外围总线事务扩展总线时断言
周期。当被配置为传递应答，此信号被置位时
交易信号的交易完成。
DDR总线
DDRADDR [13 ：0]的
DDRBA [1 ：0]的
DDRCASN
DDRCKE
O
O
O
O
DDR地址总线。
14位复用的DDR总线地址总线。这个总线是用来
将这些地址传送给DDR设备。
DDR银行地址。
这些信号被用于对存储单元地址传送到
DDR的。
DDR列地址选通。
在DDR交易这个信号被确认
系统蒸发散。
DDR时钟使能。
DDR的时钟使能正常DDR时断言
操作。在下面的冷复位或断电时，这个信号被否定
下操作。
DDR负DDR时钟。
这些信号是differen-的负时钟
TiAl基DDR时钟对。提供了两个拷贝该输出的降低信号负载
ING 。
DDR正DDR时钟。
这些信号是differen-的正时钟
TiAl基DDR时钟对。提供了两个拷贝该输出的降低信号负载
ING 。
DDR芯片选择。
这些活性低信号用于选择DDR器件（多个）
在DDR总线。
DDR数据总线。
32位DDR数据总线用来之间的传输数据
RC32438和DDR设备。数据被传送在时钟的两个边沿。
DDR数据写入启用。
字节的数据写使能用于启用特定的字节
DDR在车道写道。
DDRDM [0]对应于DDRDATA [7 ：0]的
DDRDM [1]对应于DDRDATA [15：8 ]
DDRDM [2]对应于DDRDATA [23:16]
DDRDM [3]对应于DDRDATA [31:24]
DDRDM [4]对应于DDRDATA [ 39:32 ]
DDRDM [5]对应于DDRDATA [ 47:40 ]
DDRDM [6]对应于DDRDATA [ 55:48 ]
DDRDM [7]对应于DDRDATA [ 54:56 ]
（参见在DDR数据总线复用单元在所述RC32438的第7章
用户参考手册）。
DDR数据选通信号。
用于DDR之间的时钟数据DDR字节数据选通信号
设备和RC32438 。这些选通脉冲输入时DDR读取和输出
提出在DDR写道。
DDRDQS [0]对应于DDRDATA [7：0 ] 。
DDRDQS [1]对应于DDRDATA [15：8 ] 。
DDRDQS [2]对应于DDRDATA [23:16] 。
DDRDQS [3]对应于DDRDATA [31:24] 。
DDR总线开关输出使能。
这些引脚用来启用外部
在支持数据总线复用系统中的数据总线切换。
DDR行地址选通。
在DDR行地址选通脉冲触发
DDR的交易。
表1引脚说明（第9第2部分）
DDRCKN [1 ：0]的
O
DDRCKP [1 ：0]的
O
DDRCSN [1 ：0]的
DDRDATA [31 ：0]的
DDRDM [7 ：0]的
O
I / O
O
DDRDQS [3 ：0]的
I / O
DDROEN [3 ：0]的
DDRRASN
O
O
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TM
INTERPRISE
TM
集成
通信处理器
79RC32438
特点
32位CPU内核
- MIPS32指令集
- 缓存大小： 16KB指令和数据缓存， 4路集
关联的，高速缓存行锁定，无阻塞的预取
- 16双项JTLB可变页面大小
- 3项指令TLB
- 3项数据TLB
- 每个时钟1 32x16乘法最大发行利率
- 一个32×32的最高发行利率乘以每个时钟等
- CPU控制，启动，停止和单步
- 软件断点支持
- 对虚拟地址的硬件断点
- 增强的JTAG和ICE接口，它与2.5版兼容
在EJTAG规范
◆
DDR内存控制器
- 最多支持DDR SDRAM内存2GB
- 2芯片选择（每个片选支持4个内部DDR
银行）
- 支持16位或32位数据总线宽度用8,16或32位
器件
- 支持64MB， 128MB， 256MB，512MB ，和1Gb的DDR
SDRAM器件
- 数据总线复用支持允许接口标准
DDR DIMM内存模块的SODIMM和
- 自动刷新代
◆
内存和外围设备控制器
- 提供“无缝”接口标准的SRAM，闪存， ROM ，
双端口存储器和外围设备
- 解复用地址和数据总线： 16位的数据总线， 26位
地址总线， 6芯片选择，支持备用总线控制器，
控制外部数据总线缓冲器
- 支持8位和16位宽度的设备
自动字节的收集和散射
- 灵活的协议配置参数：可编程
等待状态（ 0至63）的数目，可编程postread /后
写入延迟（ 031 ） ，支持外部等待状态的产生，
支持Intel和摩托罗拉的风格外设
- 写保护能力，每个片选
- 可编程总线事务定时器产生热复位
当计数器到期
- 支持多达64 MB的内存每个片选
◆
计数器/定时器
- 三个通用32位定时器计数器
◆
PCI接口
- 32位PCI 2.2版本兼容（ 3.3V只）
- 支持在主机和目标主机或卫星运行
模式
- 支持同步和异步操作
- PCI时钟支持从16 MHz到66 MHz的频率
- PCI仲裁器在主机模式：支持6个外部主控，固定
优先级或循环仲裁
– I
2
O“喜欢” PCI消息股
◆
框图
MII
MII
MIPS-32
CPU核心
ICE
EJTAG
D.高速缓存
MMU
一，高速缓存
打断
调节器
:
:
2个以太网
10/100
接口
3计数器
计时器
IPBUS
TM
片上
内存
DMA
调节器
DDR
DDR &
设备
控制器
I
2
C
调节器
2个UART
(16550)
ARBITER
GPIO
接口
SPI
调节器
PCI
主/目标
接口
PCI仲裁器
（主机模式）
内存&
外设总线
I
2
C总线
CH 。 1章。 2
串行通道
GPIO引脚
SPI总线
PCI总线
IDT和IDT标识是注册为Integrated Device Technology ， Inc.的商标。
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DSC 6148
IDT 79RC32438
DMA控制器
- 10个DMA通道：两个通道PCI （ PCI内存和
内存PCI ） ，双方各以太网接口，两个通道
对于内存到内存的操作，两个通道的外部
操作
- 提供灵活的基于描述符的操作
- 支持非对齐传输（即，源或目标
地址可以是任意字节边界）与任意字节
长度。
◆
两个以太网接口
- 10和100 Mb / s的ISO / IEC 8802-3 ：1996标准
- 两个IEEE 802.3u标准兼容的媒体独立接口
（ MII ）与串行管理接口
- 信息产业部支持IEEE 802.3u自动协商速率选择
- 支持64项基于哈希表的多播地址过滤
- 512字节的发送和接收FIFO
- 支持在IEEE标准中概述的流量控制功能。 802.3x-
1997
◆
通用异步收发器（ UART ）
- 兼容16550和16450个UART
- 两个完全独立的串行通道
- 调制解调器控制功能（ CTS ， RTS ， DSR ， DTR ， RI ， DCD ）
- 16字节的发送和接收缓冲区
- 从系统中导出可编程的波特率发生器
时钟
- 完全可编程的串行特性：
- 5 ，6，7 ，或8位字符
- 偶，奇或无奇偶校验位的产生和检测
- 1 ， 1-1 / 2或2个停止位
行中止的产生和检测
- 错误的起始位检测
- 内部环回模式
◆
2
I C总线
- 支持标准的100 Kbps的模式，以及400 Kbps的速度快
模式
- 支持7位和10位寻址
- 支持四种模式：主发送，主接收器，
从发送，从接收器
◆
其他通用外设
- 两个16550兼容的串行接口
中断控制器
- 系统功能的完整性
- 通用I / O控制器
- 串行外设接口（SPI）
◆
片上存储器
- 高速4KB SRAM组织为1K ×32位
- 支持突发和非突发字节，半字，三字节，
字的CPU ，PCI和DMA访问
◆
调试支持
- 修订版2.6标准的EJTAG接口
◆
内存使用的是高度复杂的极少需要CPU干预
直接存储器存取（DMA）引擎。通过所有的数据传输
RC32438通过从芯片上的I / O外设写入数据来实现
主存储器中，然后进行到另一个I / O模块。
CPU核心的执行
32位CPU内核与MIPS32指令100 ％兼容
集架构（ISA） 。
具体而言，该器件具有制定的4Kc CPU核心
MIPS科技公司（ www.mips.com ） 。这个核心问题单
每个周期的指令，包括5级流水线，并优化
应用程序需要整数运算。 CPU核心包括16个
KB指令和16KB数据高速缓存。这两个缓存4路集阿索
ciative并可以被锁定在一个每行的基础上，其允许
程序员控制这个珍贵的片上存储器资源。该
核心还采用了内存管理单元（ MMU ） 。 CPU核心
还采用了增强型联合测试访问组（ EJTAG ）接口
面，用于接口到仿真器的工具，提供了
访问内部寄存器和使该部分被控制克斯特
应受，简化了系统的调试过程。利用这种核心的允许
IDT的客户能够充分利用广泛的软件和开发
适用于MIPS架构，包括营业换货工具
系统，编译器和仿真器。
双倍数据速率内存控制器
该RC32438集成了高性能的双数据速率
同时支持X16和X32的内存（ DDR ）内存控制器
配置高达2GB 。此模块提供的所有信号的
需要接口到两个存储器模块和分立器件，
其中包括两个芯片选择，差分时钟输出和数据选通信号。
内存和I / O控制器
该RC32438使用专用的本地内存/ IO控制器，包括
解复用的16位数据和26位地址总线。它包括所有的
所需的信号直接连接到多达六个Intel或Motorola-
风格外围设备和接口可以被配置为
同时支持8位和16位的外围设备。
DMA控制器
DMA控制器由10个独立的DMA通道，所有的
该操作中完全相同的方式。 DMA控制器断开负载
从移动片上的接口之间的数据，外部CPU芯
外设和存储器。该控制器支持分散/集中DMA
没有对齐限制，适用于通信和
图形系统。
PCI接口
在RC32438的PCI接口与2.2版本兼容
PCI规范。片上仲裁器最多可支持6个外部总线
大师，同时支持固定优先级和优先级旋转仲裁
计划。该器件可同时支持卫星和PCI主机的配置
系统蒸发散，使RC32438作为从控制器的PCI附加
设备概述
该RC32438是IDT 是Interprise 系列PCI的一员
集成通信处理器。它集成了一个高perfor-
曼斯CPU内核和多个片上外设。综合
处理器被设计为从I / O模块的主要传送信息
2 59
2004年5月25日
IDT 79RC32438
卡应用程序，或作为系统中的主PCI控制器。在PCI
接口可以同步或异步地进行操作的其他
我的RC32438设备/ O接口。
以太网接口
该RC32438有两个以太网通道，支持10Mbps的和
100Mbps的速度，提供了一个标准介质无关接口
（ MII）的芯片外，允许宽范围的外部设备被连接
有效的。
UART接口
该RC32438包含两个完全独立的串行通道
器（UART ），它们与业界标准的16550 UART兼容。
系统完整性的功能
该RC32438包含一个可编程看门狗定时器， gener-
当计数器到期茨NMI和一个地址空间监视器
针对报告错误，访问到未解码的地址区域。
通用I / O控制器
该RC32438包含32个通用输入/输出管脚。每
销可被用作一个高有效或低级别的中断或不
可屏蔽中断输入端，并且每个信号可被用作一个位输入或
输出端口。
I
2
C接口
在标准的I2C接口允许RC32438连接到
标准外围设备进行更完整的系统数量
的解决方案。该RC32438支持主机和从机操作。
调试支持
该RC32438支持行业标准的修订版2.6 EJTAG接口
脸上。
2003年2月4日：
对于EJTAG / JTAG管脚在修订说明
表1改变DDRDM [7：0 ]从输入/输出到输出只在表
1和2和逻辑图。增加了新的章节，电压检测信号
定时，作为EJTAG描述的一部分。
2003年3月4日：
在表2中，去掉“引体向上”，从PCI脚类
并从GPIO [24]和GPIO [ 30-26 ] 。在表20中，改变最大。值
对于VccSI / O， VccCore和VccPLL 。
2003年7月9日：
表7 ：改变值DDRDATA ， DDRDM ，
和DDRADDR -WEN信号，并删除旧的脚注＃ 3
改变的值在新的脚注＃ 3 。在表8中，改变了TDO值。
变化的图7中的表18 ，功耗改变值。
除去IPBus监控功能，其中包括修改表1 ， 2 ，
21 ，24和25删除表13这产生了一个重新排序
随后的表。
2004年3月8日：
增加了300MHz的速度等级。
2004年5月25日：
在表9中，信号MIIxRXCLK和MIIxTXCLK ，所述
最小值和最大值的大腿/ Tlow_9c分别改为140和260
分别与最小值和最大值的大腿/ Tlow_9d人
改为分别为14.0和26.0 。
散热注意事项
该RC32438功耗小于2.7瓦峰值功率。这是瓜拉尼
开球在0℃至+ 70℃的商用一个环境温度范围
温度的设备和 - 40 °C至+ 85 °，工业级温度
设备。
修订历史
2002年11月7日：
初始发布。初步信息。
二零零二年十一月一十五日：
加脚注表5 ，图9和10 。
二零零二年十二月一十二日：
增加了时钟速度参数， PLL和
核心供电见表16 。
2002年12月19日：
发行版本。
2003年1月13日：
改变的散热考虑读少
超过2.7W ，代替2.5W ，附加价值的CLK参数在表5中，
而修订后的EJTAG描述。
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2004年5月25日
IDT 79RC32438
引脚说明表
下面的表列出了设置在RC32438的引脚的功能。一些列出的功能可以被复用到相同的引脚。
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑零
（低）水平。所有其他信号（包括时钟，总线和选择线）将被解释为被激活，或断言在一个逻辑1 （高）电平的时候。
信号
系统
CLK
TYPE
名称/说明
I
主时钟。
这是主时钟输入。处理器频率是mul-
tiple该时钟频率。这个时钟作为系统时钟对所有MEM-
储器和外设总线操作。
外部时钟。
这个时钟用于所有存储器和外围总线操作
系统蒸发散。
冷复位。
这个信号的断言启动冷复位。这将导致
处理器的状态被初始化，要加载引导配置，并且内部
PLL锁定到主时钟（ CLK ） 。
复位。
这种双向信号的断言启动热复位。这显
在一个温暖的复位最终被认定的RC32438 。
EXTCLK
COLDRSTN
O
I
RSTn低电平有效
I / O
内存和外设总线
BDIRN
O
外部缓冲器的方向。
存储器和外围总线外部数据总线缓冲器
方向控制。如果RC32438存储器和外围总线连接到所述
一个收发信机的一个侧面，例如IDT74FCT245 ，则该引脚可以直接
连接到方向控制所述收发器（例如， BDIR ）引脚。
总线许可。
此信号被确认由RC32438以指示该
RC32438已经放弃了对存储器和外部总线的所有权。
外部缓冲器启用。
这个信号提供了一个输出使能控制的
外部缓冲存储器和外围数据总线上。
总线请求。
此信号由外部设备请求所有者 -
船的存储器和外围总线。
字节写使能。
这些信号存储器和外围总线字节写
使能信号。
BWEN [0]对应于字节通道MDATA [7 ：0]的
BWEN [1]对应于字节通道MDATA [15：8 ]
芯片选择。
这些信号被用来选择一个外部设备上的MEM-
储器和外设总线。
地址总线。
22位的存储器和外围总线地址总线。
MADDR [ 25:22 ]可作为GPIO备用功能
数据总线。
16位的存储器和外围数据总线。在冷复位后，
销充当了用于加载的引导配置向量的输入。
输出使能。
此信号被置位时，数据应被驱动到由
对存储器和外部总线的外部设备。
读写。
这个信号指示是否对存储器和事务外设
全部擦除总线是一个读事务或写事务。高电平表示读
从外部装置。低电平表示写至外部设备。
表1引脚说明（第9第1部分）
BGN
BOEN
BRN
BWEN [1 ：0]的
O
O
I
O
CSN [5：0 ]
MADDR [21 ：0]的
MDATA [15 ：0]的
OEN
RWN
O
O
I / O
O
O
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IDT 79RC32438
信号
WAITACKN
TYPE
I
名称/说明
等待或传输确认。
当配置为等待信号，该信号是
一存储器和外围总线事务扩展总线时断言
周期。当被配置为传递应答，此信号被置位时
交易信号的交易完成。
DDR总线
DDRADDR [13 ：0]的
DDRBA [1 ：0]的
DDRCASN
DDRCKE
O
O
O
O
DDR地址总线。
14位复用的DDR总线地址总线。这个总线是用来
将这些地址传送给DDR设备。
DDR银行地址。
这些信号被用于对存储单元地址传送到
DDR的。
DDR列地址选通。
在DDR交易这个信号被确认
系统蒸发散。
DDR时钟使能。
DDR的时钟使能正常DDR时断言
操作。在下面的冷复位或断电时，这个信号被否定
下操作。
DDR负DDR时钟。
这些信号是differen-的负时钟
TiAl基DDR时钟对。提供了两个拷贝该输出的降低信号负载
ING 。
DDR正DDR时钟。
这些信号是differen-的正时钟
TiAl基DDR时钟对。提供了两个拷贝该输出的降低信号负载
ING 。
DDR芯片选择。
这些活性低信号用于选择DDR器件（多个）
在DDR总线。
DDR数据总线。
32位DDR数据总线用来之间的传输数据
RC32438和DDR设备。数据被传送在时钟的两个边沿。
DDR数据写入启用。
字节的数据写使能用于启用特定的字节
DDR在车道写道。
DDRDM [0]对应于DDRDATA [7 ：0]的
DDRDM [1]对应于DDRDATA [15：8 ]
DDRDM [2]对应于DDRDATA [23:16]
DDRDM [3]对应于DDRDATA [31:24]
DDRDM [4]对应于DDRDATA [ 39:32 ]
DDRDM [5]对应于DDRDATA [ 47:40 ]
DDRDM [6]对应于DDRDATA [ 55:48 ]
DDRDM [7]对应于DDRDATA [ 54:56 ]
（参见在DDR数据总线复用单元在所述RC32438的第7章
用户参考手册）。
DDR数据选通信号。
用于DDR之间的时钟数据DDR字节数据选通信号
设备和RC32438 。这些选通脉冲输入时DDR读取和输出
提出在DDR写道。
DDRDQS [0]对应于DDRDATA [7：0 ] 。
DDRDQS [1]对应于DDRDATA [15：8 ] 。
DDRDQS [2]对应于DDRDATA [23:16] 。
DDRDQS [3]对应于DDRDATA [31:24] 。
DDR总线开关输出使能。
这些引脚用来启用外部
在支持数据总线复用系统中的数据总线切换。
DDR行地址选通。
在DDR行地址选通脉冲触发
DDR的交易。
表1引脚说明（第9第2部分）
DDRCKN [1 ：0]的
O
DDRCKP [1 ：0]的
O
DDRCSN [1 ：0]的
DDRDATA [31 ：0]的
DDRDM [7 ：0]的
O
I / O
O
DDRDQS [3 ：0]的
I / O
DDROEN [3 ：0]的
DDRRASN
O
O
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2004年5月25日
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