74SSTUB32866A
SCAS837A - 2006年10月 - 修订2007年11月
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说明（ CONTINED ）
如果出现错误和QERR输出为低电平，它保持锁定低了至少两个时钟周期或
直到RESET被拉低。如果发生两个或多个连续的奇偶校验错误，则QERR输出被驱动为低电平，并
锁存低一个时钟的持续时间等于所述奇偶校验错误持续时间或直至复位被驱动为低电平。该
DIMM依赖性信号（ DCKE ，DCS DODT ，和CSR ）不包括在所述奇偶校验计算。
在C0输入控制1的引脚排列配置： 2引脚排列，从寄存器的配置（当低）到
注册-B配置（高时） 。 C1的输入控制引脚排列配置25位1 ： 1 （时低）到
14位的1 ：2（高时） 。 C0和C1不应在正常操作期间进行切换。它们应该被硬连线到
一个有效的低电平或高电平配置寄存器中所需的模式。在25位的1： 1的引脚配置，所述
A6 ，D6和H6终端驱动为低电平，并做未使用（ DNU ）引脚。
在DDR2 RDIMM应用，复位被指定为完全异步相对于CLK和
CLK 。因此，没有时序关系，可以在两者之间得到保证。当进入复位时，寄存器
清零，并且数据输出被快速驱动至低电平，相对于需要禁用差分输入的时间
接收器。然而，即将脱离复位时，该寄存器被激活很快，相对于所需要的时间
以使所述差分输入接收器。只要数据输入是低，并且在时钟稳定
从RESET低到高的转变，直到输入接收器时完全启用的设计
74SSTUB32866A确保输出保持低电平，从而保证会有对输出无毛刺。
为了确保从寄存器定义的输出稳定的时钟已经提供之前， RESET必须在举行
上电时低的状态。
该设备支持低功耗待机操作。当RESET为低电平时，差分输入接收器
残疾人和无驱动（浮动）的数据，时钟和基准电压（V
REF
）的输入是允许的。另外，当
RESET为低电平时，所有寄存器复位，所有输出被强制低，除了QERR 。该LVCMOS RESET和CN
投入总是必须在一个有效的逻辑高电平或低电平举行。
该器件还支持通过监控系统的芯片选择低功耗主动操作（ DCS与CSR）
输入和门更改状态时， DCS和企业社会责任的投入是很高的尺寸Qn和PPO输出。如果
无论是DCS或CSR投入低，尺寸Qn和PPO正常输出功能。另外，如果内部低功率信号
（ LPS1 ）高（一个周期后， DCS与CSR变高） ，从改变状态的输出设备城门QERR 。
如果LPS1低， QERR输出功能正常。 RESET输入的优先级高于DCS和CSR控制
并且，当驱动为低电平，迫使尺寸Qn和PPO输出低，迫使QERR输出高电平。如果DCS控制
功能不期望，将CSR输入可以硬接线到地，在这种情况下，建立时间要求的
对于DCS的是一样的，其它D数据输入。以控制与DCS系统只，将CSR输入的低功耗模式下
应拉至V
CC
通过上拉电阻。
这两个V
REF
引脚（ A 3和T 3）由约150Ω在内部连接在一起。然而，这是
仅需要连接两个V中的一个
REF
引脚到外部V
REF
电源。未使用的V
REF
针
应带V被终止
REF
耦合电容。
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