74SSTUB32864A
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SCAS838 - 2006年10月
25位可配置寄存缓冲器
特点
德州仪器会员
Widebus + 家庭
引脚分布更优的DDR2 DIMM PCB布局
配置为25位， 1：1或14位， 1：2
寄存缓冲器
片选输入门的数据输出
改变状态，并最小化系统
耗电量
输出边缘控制电路可有效降低
开关噪声，在未终结线
支持SSTL_18数据输入
差分时钟（ CLK和CLK ）输入
支持LVCMOS接通的水平
控制和复位输入
RESET输入禁用差分输入
接收器，复位所有寄存器和部队
所有输出低
描述
这个25位的1：1或14位1：2配置的注册缓冲器被设计为1.7 V至1.9 -V的VCC操作。在
1： 1的引脚配置，每个DIMM只有一个设备需要驱动9 SDRAM的负载。在1：2的引脚
配置中，每个DIMM两个设备都需要驱动18 SDRAM的负载。
所有的输入都是SSTL_18 ，除了复位（ RESET ）和控制（CN ）的投入，这是LVCMOS 。所有输出
边缘控制电路的未终结DIMM负载优化，满足SSTL_18规格，除了
漏极开路故障（ QERR ）输出。
该74SSTUB32864A工作在差分时钟（ CLK和CLK ） 。数据被登记在的交叉点
CLK变为高电平和CLK变低。
在C0输入控制1的引脚排列配置： 2引脚排列，从寄存器的配置（当低）到
注册-B配置（高时） 。 C1的输入控制引脚排列配置25位1 ： 1 （时低）到
14位的1 ：2（高时） 。 C0和C1不应在正常操作期间进行切换。它们应是硬连线的
一个有效的低电平或高电平配置寄存器中所需的模式。在25位的1： 1的引脚配置，
奥迪A6 ，D6和H6终端驱动为低电平，并做未使用（ DNU ）引脚。
在DDR2 RDIMM应用，复位被指定为完全异步相对于CLK和
CLK 。因此，没有时序关系，可以在两者之间得到保证。当进入复位时，寄存器
清零，并且数据输出被快速驱动至低电平，相对于需要禁用差分输入的时间
接收器。然而，即将脱离复位时，该寄存器被激活很快，相对于所需要的时间
以使所述差分输入接收器。只要数据输入是低，并且在时钟稳定
从RESET低到高的转变，直到输入接收器时完全启用的设计
74SSTUB32864A确保输出保持低电平，从而保证会有对输出无毛刺。
为了确保从寄存器定义的输出稳定的时钟已经提供之前， RESET必须在举行
上电时低的状态。
该设备支持低功耗待机操作。当RESET为低电平时，差分输入接收器
残疾人和无驱动（浮动）的数据，时钟和基准电压（V
REF
）的输入是允许的。另外，当
RESET为低电平时，所有寄存器复位，所有输出都被拉低。该LVCMOS RESET和CN投入始终
必须在一个有效的逻辑高电平或低电平举行。
订购信息
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LFBGA - ZKE
磁带和卷轴
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74SSTUB32864AZKER
顶部端标记
SB864A
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