集成电路
数据表
74LVC32244A ; 74LVCH32244A
32位缓冲器/线路驱动器; 5 V
容错输入/输出;三态
产品speci fi cation
在集成电路， IC24文件
1999年08月31
飞利浦半导体
产品speci fi cation
32位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
特点
与5 V逻辑接口可承受5V的输入/输出
1.2 3.6 V宽电源电压范围
CMOS低功耗
MULTIBYTE 流槽标准引脚输出架构
低电感多个电源和地引脚
最小噪声和接地反弹
直接接口与TTL电平
在数据输入总线保持（ 74LVCH32244A只）
典型输出接地反弹电压：
V
OLP
＆ LT ; 0.8 V电压V
CC
= 3.3 V ;牛逼
AMB
= 25
°C
典型的输出电压V
OH
冲电压：
V
OHV
>2 V在V
CC
= 3.3 V ;牛逼
AMB
= 25
°C
断电禁用输出，允许带电插入
塑料精细间距球栅阵列封装。
描述
74LVC32244A;
74LVCH32244A
该74LVC （H）的32244A是一种高性能，低功耗，
低电压，硅栅CMOS器件，优于最
先进的CMOS兼容TTL家庭。输入可以是
无论从3.3或5V器件驱动。三态运行，
输出可处理5 V.这些特性允许使用
这些设备中的混合3.3至5伏的环境。
该74LVC （H）的32244A是一个32位的非反相缓冲器/线
司机与3态输出。三态输出
由输出使能控制输入图10E和2OE 。
输入NOE A高，会使输出假设
高阻关断状态。
为了确保上电时的高阻抗状态或
掉电，输入NOE应连接到V
CC
至A
上拉电阻;电阻的最小值是
由驾驶员的电流吸收能力来确定。
该74LVCH32244A总线保持数据输入电路消除
无需外部上拉电阻持有未使用或
漂浮的数据输入在有效的逻辑电平（见图3） 。
快速参考数据
接地= 0 V ;牛逼
AMB
= 25
°C;
t
r
= t
f
≤
2.5纳秒。
符号
t
PHL
/t
PLH
C
I
C
PD
记
1. C
PD
被用于确定所述动态功耗（P
D
in
W).
P
D
= C
PD
×
V
CC2
×
f
i
+
Σ(C
L
×
V
CC2
×
f
o
）其中：
f
i
=以MHz输入频率;
f
o
=以MHz输出频率;
C
L
=以pF输出负载电容;
V
CC
=伏特的供电电压;
Σ(C
L
×
V
CC2
×
f
o
） =的输出的总和。
参数
传播延迟nA的
n
到纽约
n
输入电容
每个缓冲区的功率耗散电容
V
I
= GND到V
CC
;注1
条件
C
L
= 50 pF的; V
CC
= 3.3 V
典型
3.0
5.0
25
ns
pF
pF
单位
1999年08月31
2
飞利浦半导体
产品speci fi cation
32位缓冲器/线路驱动器; 5 V输入/输出
宽容的;三态
74LVC32244A;
74LVCH32244A
手册，全页宽
MNA471
6
5
4
3
2
1
1A1
1A0
1A3
1A2
2A1
2A0
2A3
2A2
3A1
3A0
3A3
3A2
4A1
4A0
4A2
4A3
5A1
5A0
5A3
5A2
6A1
6A0
6A3
6A2
7A1
7A0
7A3
7A2
8A1
8A0
8A2
8A3
2OE GND VCC GND GND VCC GND 3Oe时6OE GND VCC GND GND VCC GND 7Oe时
图10E GND VCC GND GND VCC GND如图40E所示5OE GND VCC GND GND VCC GND 8OE
1Y0
1Y1
A
1Y2
1Y3
B
2Y0
2Y1
C
2Y2
2Y3
D
3Y0
3Y1
E
3Y2
3Y3
F
4Y0
4Y1
G
4Y3
4Y2
H
5Y0
5Y1
J
5Y2
5Y3
K
6Y0
6Y1
L
6Y2
6Y3
M
7Y0
7Y1
N
7Y2
7Y3
P
8Y0
8Y1
R
8Y3
8Y2
T
Fig.1引脚配置。
1A
手册，全页宽
0
A5
A6
B5
B6
A3
1A1
1A2
1A3
1OE
1Y0
1Y1
1Y2
1Y3
A2
A1
B2
B1
E5
E6
F5
F6
H4
3A0
3A1
3A2
3A3
3OE
3Y0
3Y1
3Y2
3Y3
E2
E1
F2
F1
J5
J6
K5
K6
J3
5A0
5A1
5A2
5A3
5OE
5Y0
5Y1
5Y2
5Y3
J2
J1
K2
K1
N5
N6
P5
P6
T4
7A0
7A1
7A2
7A3
7OE
7Y0
7Y1
7Y2
7Y3
N2
N1
P2
P1
C5
C6
D5
D6
A4
2A0
2A1
2A2
2A3
2OE
2Y0
2Y1
2Y2
2Y3
C2
C1
D2
D1
G5
G6
H6
H5
H3
4A0
4A1
4A2
4A3
4OE
4Y0
4Y1
4Y2
4Y3
G2
G1
H1
H2
L5
L6
M5
M6
J4
6A0
6A1
6A2
6A3
6OE
6Y0
6Y1
6Y2
6Y3
L2
L1
M2
M1
R5
R6
T6
T5
T3
8A0
8A1
8A2
8A3
8OE
8Y0
8Y1
8Y2
8Y3
R2
R1
T1
T2
MNA472
图2逻辑符号。
1999年08月31
4
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