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集成电路

数据表

对于一个完整的数据资料，也请下载：

该IC06 74HC / HCT / HCU / HCMOS逻辑系列规格

74HC/HCT40105

4位x 16字FIFO寄存器

产品speci fi cation

取代1990年12月数据

在集成电路， IC06文件

1998年1月23日

飞利浦半导体

产品speci fi cation

4位x 16字FIFO寄存器

特点

独立的异步输入和输出

可膨胀在任一方向

复位功能

在输入和输出状态指示灯

三态输出

输出能力：标准

类别： MSI

概述

该74HC / HCT40105是高速硅栅CMOS

设备，且引脚与“ 40105 ”的兼容

“ 4000B ”系列。它们是符合规定的

JEDEC标准没有。 7A 。

该74HC / HCT40105是先入/先出（ FIFO ） “弹性”

存储寄存器，可存储16个4位的字。该

“ 40105 ”是能够处理输入和输出数据，在

快速参考数据

GND = 0 V ;吨

AMB

= 25

°C;

= t

= 6纳秒

74HC/HCT40105

不同的换挡速度。这一特性使得它特别

可用作异步系统之间的缓冲区。每

在寄存器字位置的时钟由一个控制触发器，

它存储一个标记位。 “1”表示该位置的

数据填充和一个“0”表示在该位置的空缺。

控制触发器检测前述的状态

触发器和传达自己的状态到

后面的触发器。当控制触发器处于“ 0”

状态，并认为是“ 1 ”，在前面的触发器，它产生

从前面的4传输数据的时钟脉冲

数据锁存到自己的四个数据锁存器和复位

触发器前面为“0” 。在第一和最后一个控制触发器

具有缓冲输出。由于所有的空位置“泡沫”

自动给输入端，并且所有的有效数据的波纹

通过对输出端，所述第一控制的状态

触发器（数据在就绪输出 - DIR）的指示，如果FIFO为

满，最后触发器的状态（数据输出就绪

输出 - DOR ）表明，如果FIFO中包含的数据。作为

最早的数据从数据堆栈的底部排出

（出口端），后来进入的所有数据都将自动涟漪

朝向输出。

典型值。

符号

PHL

/ t

PLH

参数

传播延迟

先生DIR ， DOR

SO ，以Q

PHL

传播延迟

SI到DIR

SO ，以DOR

最大

笔记

1. C

被用于确定所述动态功耗（P

W):

= C

CC2

+ ∑

CC2

）其中：

=以MHz的输入频率。

=以MHz为单位的输出频率。

∑

CC2

） =产出的总和

在PF =输出负载电容

在V =电源电压

2.对于HC的条件为V

= GND到V

对于HCT的条件为V

= GND到V

1.5

最大时钟频率

输入电容

每个封装的功率耗散电容

注1和2

3.5

134

3.5

145

兆赫

条件

= 15 pF的; V

= 5 V

HCT

单位

1998年1月23日

飞利浦半导体

产品speci fi cation

4位x 16字FIFO寄存器

订购信息

包

类型编号

名字

74HC(T)40105N

74HC(T)40105D

74HC(T)40105DB

74HC(T)40105PW

引脚说明

PIN号

4, 5, 6, 7

13, 12, 11, 10

符号

DIR

到D

GND

以Q

DOR

名称和功能

输出使能输入（低电平有效）

数据输入输出就绪

DIP16

SO16

SSOP16

TSSOP16

描述

74HC/HCT40105

VERSION

SOT38-1

SOT109-1

SOT338-1

SOT403-1

塑料双列直插式封装; 16引线（ 300万） ;长身

塑料小外形封装; 16线索;体宽3.9毫米

塑料小外形封装; 16线索;体宽5.3毫米

塑料薄小外形封装; 16线索;体宽4.4毫米

移入输入（低到高，边沿触发的）

并行数据输入

接地（ 0 V ）

异步主复位输入（高电平有效）

3态数据输出

数据输出就绪输出

移出输入（ HIGH到LOW ，边沿触发）

正电源电压

Fig.1引脚配置。

图2逻辑符号。

图3 IEC逻辑符号。

1998年1月23日

飞利浦半导体

产品speci fi cation

4位x 16字FIFO寄存器

输入和输出

数据输入（D

到D

)

因为没有加权的输入端

任何输入都可以被指定为

MSB 。 FIFO存储器的大小

可以从4减少

构型，即3

16 ，下降到

16 ，通过把未使用的数据输入

引脚V

或GND 。

数据输出（Q

以Q

)

因为没有加权的

输出任何输出可以被分配

作为MSB 。 FIFO的大小

存储器可以从减少

如对于16的配置

数据输入。在减小的格式，该

未使用的数据输出引脚必须保持

开路。

主复位（ MR）

当MR为高电平，控制

在FIFO中的功能被清除，

而最新的内容被宣告无效。

数据输入就绪（ DIR）的标志被设置

HIGH和数据输出就绪（DOR ）

标志被设置为低电平。输出级

仍然是硬道理的状态

被移出时，或者在随机

国家现行的电。

状态FL AG输出（ DIR ， DOR ）

的FIFO的状态指示

由两个状态标志给出，

数据的就绪（ DIR ）和

数据输出就绪（ DOR ）：

DIR =高电平表示输入级

是空的，并愿意接受有效

数据;

DIR = LOW表示FIFO为

完全或以前的移入

操作未完成（忙） ;

DOR =高确保有效的数据是

出现在输出端Q

以Q

（是否

不表示新数据正在等待

传输到输出级） ;

DOR = LOW指示输出

阶段是忙或不存在有效数据。

1998年1月23日

按住Shift键式控制（ SI ）

数据被加载到所述输入级

SI低到高的转变。

这也触发了自动数据

转移过程（波及）。如果SI

保持在复位期间高，数据将

在MR的下降沿装载

信号。

移出控制（ SO ）

高到低过渡

SO导致DOR标志变为低电平。

高到低过渡

SO导致上行数据移动

入输出级，以及空

地点迈向输入

阶段（气泡式）。

输出使能（ OE ）

输出Q

以Q

已启用

当OE =低。当OE =高

的输出处于高阻抗

关断状态。

功能说明

数据输入

通电后，主复位

（ MR）输入高电平脉冲清除

FIFO存储器（参见图8）。该

数据的就绪标志（ DIR =高）

表明该FIFO的输入级是

空，准备接收数据。

当DIR为有效（高电平），数据

目前为D

到D

可移式

利用SI的控制输入。

与SI = HIGH时，数据被移入

输入级和一个忙指示

由DIR给出变低。

中的数据保持在所述第一位置

在FIFO中，直到DIR被置高

和数据通过FIFO来移动

输出级，或到最后一个空

位置。如果FIFO没有满后

SI脉冲， DIR再次生效

（高），以指示空间

可在FIFO中。在DIR标志

仍低，如果FIFO已满（见

图6 ）。在SI的使用必须进行

74HC/HCT40105

低，以完成换档的

流程。

与FIFO满时， SI可以举行

高直到移出（ SO ）脉冲

发生。于是，继移出来

数据的空位置出现在

FIFO的输入和DIR变成HIGH到

允许的下一个数据被移位而定。

这仍然在第一FIFO位置

直到SI变为低电平（见图7）。

数据传输

后数据已被调离

FIFO的以下输入级

SI =低，数据通过移动

异步FIFO和堆叠

在该寄存器的输出端。

空位置出现在输入

FIFO的结束作为数据移动

通过该装置。

数据输出

数据输出就绪标志

（DOR =高）表明存在

在输出端（Q的有效数据

以Q

初始主复位在上电

（MR =高） DOR设置为LOW （见

图8 ）。经过MR =低，数据转移

到FIFO中移动通过向

输出级造成DOR去

高。

由于DOR标志变为高电平时，数据可

可以使用SO = HIGH移出的，

在输出级中的数据被移出

和繁忙的指示是由DOR给出

变低。当SO变为低电平，

通过FIFO数据移动到填

输出级和一个空

位置出现在输入级。

当在输出级中填充的DOR

变高，但如果最后的有效的

数据已被移出的离开

FIFO空DOR标志遗体

低（参见图9）。与FIFO

空，最后一个字，这是

移出的被锁在输出

以Q

与FIFO空的情况下，SO输入

可以保持高电平，直到SI控制

输入被使用。下面的SI脉冲，

飞利浦半导体

产品speci fi cation

4位x 16字FIFO寄存器

通过FIFO数据移动到

输出级，从而在DOR

标志脉冲高电平和移出的

数据产生的。所谓控制必须

以前更多的数据被削低

可移出的（参见图10 ）。

高速连拍模式

如果假定

移入/移出脉冲不

施加到相应的状态

标志是有效的，它遵循的

移入/移出率确定

由状态标志。然而，如果没有

状态标志高速爆

模式可以被实现。在这

模式中，脉冲串入/爆裂出率

通过的脉冲宽度确定

移入/移出输入和爆率

35兆赫可制得。移

脉冲可以不考虑应用

到状态标志，但移入脉冲

这将溢出存储

FIFO的容量是不允许

（参见图11和12）。

扩展的格式

与另外一个逻辑门的，该

FIFO被轻松扩展，以增加

字长（见图17 ）。基本

操作和定时是相同的，以一

单一的FIFO ，除的

对标志的附加门延迟

输出。如果应用程序中，在

出现以下情况：

SI保持高电平时， FIFO为

空，一些额外的逻辑

需要产生一个复合

DIR脉冲（参见图7和18）。

74HC/HCT40105

因的部分到部分扩散

纹波通过时， SI信号

FIFO

和FIFO

不会总是

一致，并且与门不会

产生的复合标志信号。该

溶液中给出了图18中。

在“ 40105 ”是很容易级联

增加单词量，没有

需要的外部元件。在

级联配置中，所有

必要的通讯和

定时是由FIFO中进行的。

互通速度

由最小标记确定

脉冲宽度和标志的延迟。该

级联器件的数据速率是

一般为25兆赫。字容量

扩大到和超过32字

4位（参见图19 ）。

1998年1月23日