74HC193 ; 74HCT193
可预置同步4位二进制加/减计数器
牧师03 - 2007年5月23日
产品数据表
1.概述
该74HC193和74HCT193是高速硅栅CMOS器件和引脚
低功率肖特基TTL （ LSTTL ）兼容。他们是在符合特定网络版
JEDEC标准没有。 7A 。
该74HC193和74HCT193是4位同步二进制加/减计数器。另
向上/向下时钟，分别为CPU和CPD ，简化操作。输出改变状态
同步与时钟输入的低电平到高电平跳变。如果CPU时钟
脉冲而CPD保持高电平时，器件将计数。如果CPD时钟脉冲时
CPU保持高电平时，器件会倒计时。只有一个时钟输入可以在保持高电平
任何时间，或者错误操作将导致。该装置可以在任何时间由被清除
异步主复位输入（ MR） ;它也可以被并行地通过激活装
异步并行加载输入（ PL ） 。
该74HC193和74HCT193每个包含四个主从JK FL IP- FL OPS与
必要的控制逻辑，以提供异步复位，负载和同步计数
向上和向下计数功能。
每个IP- FL FL运算包含了从JK反馈掌握，使得低到高
在CPD输入转换将降低数个，而在类似的转变
CPU的输入将由一个前进的罪名。
一个时钟应保持高电平，而与其他计数，否则电路将
无论是三三两两数或根本没有，这取决于网络连接的第一个IP- FL佛罗里达州运的状态，可以不
切换只要时钟输入为低电平。需要可逆运行的应用程序
必须做出决定倒车时激活时钟为高，以避免错误
计数。
终端数（ TCU）和终端倒计时（ TCD ）输出通常为高。
当电路已达15最大计数状态，下一个HIGH到LOW
CPU的过渡将导致TCU变为低电平。
TCU会保持在低水平，直到CPU最高又来了，重复的计数时钟。
同样， TCD的输出将变为低电平时，电路处于零状态和
CPD变低。终端计数输出可以用作时钟输入信号提供给
下一个较高阶电路在多级计数器，因为它们重复的时钟波形。
多级计数器不会是完全同步的，因为有轻微的延迟时间
差异增加了对添加的每个阶段。
该计数器可以由电路的异步并行负载能力预置。
在并行数据输入（D0至D3）的信息存在时，加载到计数器和
出现在输出（ Q0到Q3），不管时钟输入时的条件
并行加载（ PL ）输入为低电平。在主复位高电平（ MR）输入会
禁用并行加载大门，同时覆盖时钟输入和设置所有输出（ Q0到
恩智浦半导体
74HC193 ; 74HCT193
可预置同步4位二进制加/减计数器
Q3 ）低。如果时钟输入中的一个为低时和复位或加载操作后，该
该时钟的下一个低到高的转变，将被视为合法的信号和意愿
被计算在内。
2.特点
I
I
I
I
同步可逆4位二进制计数
异步并行加载
异步复位
可扩展，无需外部逻辑
3.订购信息
表1中。
订购信息
包
温度
范围
74HC193D
74HC193DB
74HC193N
74HC193PW
74HCT193D
74HCT193DB
74HCT193N
74HCT193PW
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
40 °C
+125
°C
名字
SO16
SSOP16
DIP16
TSSOP16
SO16
SSOP16
DIP16
TSSOP16
描述
塑料小外形封装; 16线索;
体宽3.9毫米
塑料小外形封装; 16线索;
体宽5.3毫米
塑料双列直插式封装; 16引线（ 300万）
塑料薄小外形封装; 16线索;
体宽4.4毫米
塑料小外形封装; 16线索;
体宽3.9毫米
塑料小外形封装; 16线索;
体宽5.3毫米
塑料双列直插式封装; 16引线（ 300万）
塑料薄小外形封装; 16线索;
体宽4.4毫米
VERSION
SOT109-1
SOT338-1
SOT38-4
SOT403-1
SOT109-1
SOT338-1
SOT38-4
SOT403-1
类型编号
4.功能图
15
D0
1
D1
10
D2
9
D3
TCU
计数器
TCD
12
13
中央处理器
14
MR
倒装FL OPS
Q0
3
2
Q1
6
Q2
7
Q3
001aag405
11
5
4
PL
中央处理器
CPD
PL
11
5
4
14
MR
D0
15
D1
1
D2
10
D3
9
12
13
TCU
TCD
CPD
3
Q0
2
Q1
6
Q2
7
Q3
001aag409
图1.功能框图
74HC_HCT193_3
图2.逻辑符号
NXP B.V. 2007年保留所有权利。
产品数据表
牧师03 - 2007年5月23日
2 29
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx
xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx
产品数据表
牧师03 - 2007年5月23日
CPD
MR
NXP B.V. 2007年保留所有权利。
74HC_HCT193_3
恩智浦半导体
D0
D1
D2
D3
PL
中央处理器
TCU
SD
T
Q
T
SD
Q
T
SD
Q
T
SD
Q
可预置同步4位二进制加/减计数器
FF1
Q
RD
FF2
Q
RD
FF3
Q
RD
FF4
Q
RD
74HC193 ; 74HCT193
TCD
Q0
Q1
Q2
Q3
001aag412
4 29
图4.逻辑图
恩智浦半导体
74HC193 ; 74HCT193
可预置同步4位二进制加/减计数器
5.管脚信息
5.1钢钉
74HC193
74HCT193
D1
1
2
3
4
5
6
7
8
001aaf408
74HC193
74HCT193
D1
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
1
2
3
4
5
6
7
8
001aag406
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
D1
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
1
2
3
4
5
6
7
8
001aag407
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
74HC193
74HCT193
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
图5.引脚CON组fi guration SO16
图6.引脚CON组fi guration TSSOP16
和SSOP16
图7.引脚CON组fi guration DIP16
5.2引脚说明
表2中。
符号
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CPD
中央处理器
GND
PL
TCU
TCD
MR
V
CC
[1]
引脚说明
针
15
1
10
9
3
2
6
7
4
5
8
11
12
13
14
16
描述
数据输入0
数据输入1
数据输入2
数据输入3
FL IP- FL运算输出0
FL IP- FL运算输出1
FL IP- FL运算输出2
FL IP- FL运算输出3
倒计时时钟输入
[1]
计数时钟输入
[1]
接地（ 0 V ）
异步并行加载输入（低电平有效）
终端数（进位）输出（低电平有效）
终端倒计时（借）输出（低电平有效）
异步主复位输入（高电平有效）
电源电压
低到高的，边沿触发。
74HC_HCT193_3
NXP B.V. 2007年保留所有权利。
产品数据表
牧师03 - 2007年5月23日
5 29
74HC193 ; 74HCT193
可预置同步4位二进制加/减计数器
第4版 - 2013年6月24日
产品数据表
1.概述
该74HC193 ; 74HCT193是一个4位二进制同步加/减计数器。另
向上/向下时钟，分别为CPU和CPD ，简化操作。输出改变状态
同步与时钟输入的低电平到高电平跳变。如果CPU时钟
脉冲而CPD保持高电平时，器件将计数。如果CPD时钟脉冲时
CPU保持高电平时，器件会倒计时。只有一个时钟输入可以在保持高电平
任何时间，以保证可预测的行为。该装置可以在任何时间由被清除
异步主复位输入（ MR） ;它也可以被并行地通过激活装
异步并行加载输入（ PL ） 。终端数（ TCU）和终端计数
向下（ TCD ）输出通常为高。当电路已经达到最大
算上15的状态， CPU的旁边HIGH到LOW过渡将导致TCU变为低电平。
TCU会保持在低水平，直到CPU最高又来了，重复的计数时钟。同样，
TCD的输出变为低电平时，电路处于零状态和CPD变低。
终端计数输出可用于为时钟输入信号，到下一个较高阶
电路在多级计数器，因为它们重复的时钟波形。多级
计数器将不完全同步的，由于存在增加了一个轻微的延迟时间差
对于被添加的每个阶段。该计数器可以由异步并行预置
该电路的负载能力。在并行数据输入信息存在（D0到D3）是
加载到计数器和出现在输出（ Q0到Q3），不管
当并联负载（ PL ）输入为低电平的时钟输入条件。在一个高的水平
主复位（ MR）输入将禁用并行加载大门，同时覆盖时钟输入
并设置所有输出（ Q0到Q3 ）低。如果时钟输入中的一个为低电平期间和之后一
复位或加载操作，该时钟的下一个低到高的跳变都将被解释
作为一个合法的信号，将被计算在内。输入包括钳位二极管。这使
使用限流电阻的接口输入电压超过V的
CC
.
2.特点和好处科幻TS
输入电平：
对于74HC193 ： CMOS电平
对于74HCT193 ： TTL电平
同步可逆4位二进制计数
异步并行加载
异步复位
可扩展，无需外部逻辑
符合JEDEC标准没有。 7A
ESD保护：
HBM JESD22- A114F超过2000伏
MM JESD22 - A115 - A超过200 V.
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx
xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx
产品数据表
第4版 - 2013年6月24日
4 30
74HC_HCT193
恩智浦半导体
D0
D1
D2
D3
PL
中央处理器
TCU
本文档中提供的所有信息受法律免责声明。
SD
T
Q
T
SD
Q
T
SD
Q
T
SD
Q
可预置同步4位二进制加/减计数器
FF1
Q
RD
FF2
Q
RD
FF3
Q
RD
FF4
Q
RD
74HC193 ; 74HCT193
TCD
CPD
MR
Q0
Q1
Q2
Q3
001aag412
NXP B.V. 2013年保留所有权利。
图4.逻辑图
恩智浦半导体
74HC193 ; 74HCT193
可预置同步4位二进制加/减计数器
5.管脚信息
5.1钢钉
74HC193
74HCT193
D1
1
2
3
4
5
6
7
8
001aaf408
74HC193
74HCT193
D1
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
1
2
3
4
5
6
7
8
001aag406
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
D1
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
1
2
3
4
5
6
7
8
001aag407
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
74HC193
74HCT193
16 V
CC
15 D0
14 MR
13 TCD
12 TCU
11 PL
10 D2
9
D3
Q1
Q0
CPD
中央处理器
Q2
Q3
GND
图5.引脚CON组fi guration SO16
图6.引脚CON组fi guration TSSOP16
和SSOP16
图7.引脚CON组fi guration DIP16
5.2引脚说明
表2中。
符号
D0
D1
D2
D3
Q0
Q1
Q2
Q3
CPD
中央处理器
GND
PL
TCU
TCD
MR
V
CC
[1]
引脚说明
针
15
1
10
9
3
2
6
7
4
5
8
11
12
13
14
16
描述
数据输入0
数据输入1
数据输入2
数据输入3
FL IP- FL运算输出0
FL IP- FL运算输出1
FL IP- FL运算输出2
FL IP- FL运算输出3
倒计时时钟输入
[1]
计数时钟输入
[1]
接地（ 0 V ）
异步并行加载输入（低电平有效）
终端数（进位）输出（低电平有效）
终端倒计时（借）输出（低电平有效）
异步主复位输入（高电平有效）
电源电压
低到高的，边沿触发。
74HC_HCT193
本文档中提供的所有信息受法律免责声明。
NXP B.V. 2013年保留所有权利。
产品数据表
第4版 - 2013年6月24日
5 30
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