74F823 9位D型触发器
1988年4月
修订后的2000年10月
74F823
9位D型触发器
概述
该74F823是一个9位的缓冲寄存器。它具有时钟
启用和清除这是理想的奇偶校验总线接口
在高性能的微程序的系统。
特点
s
三态输出
s
时钟使能和清除
订购代码:
订单号
74F823SC
74F823SPC
包装数
M24B
N24C
包装说明
24引脚小外形集成电路( SOIC ) , JEDEC MS- 013 ,宽0.300
24引脚塑料双列直插式封装( PDIP ) , JEDEC MS- 001 ,宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
2000仙童半导体公司
DS009596
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74F823
单位装载/扇出
引脚名称
D
0
–D
8
OE
CLR
CP
EN
O
0
–O
8
描述
数据输入
输出使能输入
明确
时钟输入
时钟使能
三态输出
U.L.
HIGH / LOW
1.0/1.0
1.0/1.0
1.0/1.0
1.0/2.0
1.0/1.0
150/40 (33.3)
输入I
IH
/I
IL
输出I
OH
/I
OL
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
1.2毫安
20
A/
0.6毫安
3毫安/ 24毫安(20 mA)的
功能说明
该74F823器件由九个D型边沿触发
触发器。它具有三态输出的真实,并组织
宽边牵制。缓冲的时钟( CP )和缓冲
输出使能( OE )是所有触发器。该
触发器可以存储他们的个人D输入的状态
满足建立和保持对时代的要求
低到高CP的过渡。用OE低CON组
可在输出端的触发器的帐篷。当
OE为高电平时,输出为高阻状态。
在OE输入操作不会影响到状态
触发器。除了时钟和输出使能引脚,
该74F823具有清除( CLR)和时钟使能( EN)引脚。
当CLR为低电平和OE为低电平时,输出为
低。当CLR为高电平时,数据可以被输入到
触发器。当EN为低电平时,对输入的数据传输
ferred到低到高的时钟跳变的输出。
当EN为高电平时,输出不会改变状态
不管数据或时钟的输入的转换。这
器件理想用于奇偶校验总线高perfor-接口
曼斯系统。
功能表
输入
OE CLR EN CP
H
H
H
L
H
L
H
H
L
L
L
L
H
H
H
H
L
L
H
H
H
H
H
H
L
L
H
H
X
X
L
L
L
L
L
L
H
L
X
X
X
X
X
X
X
X
X
H
H
L
H
X
X
内部输出
功能
Q
NC
NC
NC
NC
H
H
H
L
H
L
NC
NC
O
Z
Z
Z
NC
Z
L
Z
Z
L
H
NC
NC
HOLD
HOLD
HOLD
HOLD
明确
明确
负载
负载
现有数据
现有数据
在数据没有变化
在数据没有变化
X
H
L
L
=
低电压电平
H
=
高电压电平
X
=
非物质
Z
=
高阻抗
=
低到高的转变
NC
=
没有变化
逻辑图
请注意,该图仅用于逻辑操作的理解提供的,不应该被用来估计的传播延迟。
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2
74F823
物理尺寸
英寸(毫米),除非另有说明
24引脚小外形集成电路( SOIC ) , JEDEC MS- 013 ,宽0.300
包装数M24B
5
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