54F 74F646
74F646B
54F 74F648八路收发器注册与三态输出
1994年12月
54F 74F646
74F646B
54F 74F648
八路收发器注册与三态输出
概述
这些设备包括带三总线收发器电路
态的D型触发器和控制电路布置为
复用的发送数据直接从输入总线
或从A或B总线上的内部寄存器中的数据将
移入寄存器为合适的时钟引脚变为
到一个高逻辑电平控制G和方向引脚provid-
编辑控制收发器功能在收发器
模式数据存在于高阻抗端口可以是
存储在A或B寄存器或两者的选择
控件可以多工储存和实时（透明
模式）的数据中的方向控制决定了总线将
接收数据时，使能控制G是主动低
在隔离模式（控制功能g HIGH）的数据可以存储
在B寄存器和或B的数据可以被存储在A寄存器
TER
特点
Y
Y
Y
Y
Y
Y
Y
Y
对于A和B总线独立的寄存器
多路实时和存储的数据
“ F648已经反转的数据路径
“ F646 ” F646B有非反相数据路径
“ F646B是一个更快的版本” F646
三态输出
300万超薄DIP
保证最低4000V的ESD保护
广告
74F646SPC
军事
包
数
N24C
包装说明
24引脚（ 0 300广角）模压双列直插式
24引脚（ 0 300宽）陶瓷双列直插式
24引脚（ 0 300广角）模压小外形JEDEC
24引脚模塑收缩型小外形EIAJ II型
24引脚Cerpack
28引脚陶瓷无引线芯片载体C型
24引脚（ 0 300广角）模压双列直插式
24引脚（ 0 300广角）模压小外形JEDEC
24引脚（ 0 300广角）模压双列直插式
24引脚（ 0 300宽）陶瓷双列直插式
24引脚（ 0 300广角）模压小外形JEDEC
24引脚Cerpack
24引脚陶瓷无引线芯片载体C型
54F646DM （注2）
74F646SC （注1 ）
74F646MSA （注1 ）
54F646FM （注2）
54F646LM （注2）
74F646BSPC
74F646BSC （注1 ）
74F648SPC
54F648SDM （注2）
74F648SC （注1 ）
54F648FM （注2）
54F648LM （注2）
注1
也可在13盘使用后缀设备
e
SCX
J24F
M24B
MSA24
W24C
E28A
N24C
M24B
N24C
J24F
M24B
W24C
E28A
注2
军用级设备与环境和老化处理中使用的后缀
e
DMQB FMQB和LMQB
逻辑符号
“ F646 ” F646B
’F648
TL F 9580 - 1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 9580
TL F 9580 - 7
RRD - B30M75印制在U S A
单位荷载扇出
54F 74F
引脚名称
描述
UL
高低
输入I
IH
I
IL
输出I
OH
I
OL
数据寄存器A输入
三态输出
B
0
–B
7
数据寄存器B输入
三态输出
CPAB CPBA时钟脉冲输入
SAB SBA
选择输入
G
输出使能输入
DIR
方向控制输入
A
0
–A
7
3 5 1 083
70
mA
b
650
mA
600 106 6 (80)
b
12毫安64毫安（48 mA）的
3 5 1 083
70
mA
b
650
mA
b
12毫安64毫安（48 mA）的
600 106 6 (80)
10 10
20
mA
b
0 6毫安
10 10
20
mA
b
0 6毫安
10 10
20
mA
b
0 6毫安
10 10
20
mA
b
0 6毫安
功能表
输入
G
H
H
H
L
L
L
L
L
L
L
L
DIR
X
X
X
H
H
H
H
L
L
L
L
CPAB
H或L
L
X
X
L
H或L
L
X
X
X
X
CPBA
H或L
X
L
X
X
X
X
X
L
H或L
L
SAB
X
X
X
L
L
H
H
X
X
X
X
SBA
X
X
X
X
X
X
X
L
L
H
H
数据I O
A
0
–A
7
输入
B
0
–B
7
输入
功能
隔离
时钟A
n
数据到寄存器中
时钟B
n
数据到寄存器B
A
n
到B
n
实时（透明模式）
时钟A
n
数据到寄存器中
寄存器A到B
n
（存储模式）
时钟A
n
数据到寄存器和输出到B
n
B
n
到A
n
实时（透明模式）
时钟B
n
数据到寄存器B
寄存器B到A
n
（存储模式）
时钟B
n
数据到寄存器B ，并输出到
n
输入
产量
产量
输入
数据输出功能，可以启用或在G和DIR输入数据输入功能的各种信号被禁用总是在公交启用即数据
引脚都将被存储在时钟输入的每个低到高的转变
H
e
高电压电平
L
e
低电压电平
X
e
不相干
L
e
低到高的转变
3
逻辑图
（续）
“ F646 ” F646B
TL F 9580 - 5
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
4
逻辑图
（续）
’F648
TL F 9580 - 6
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
5
74F646 74F646B 74F648八路收发器/寄存器与3态输出
1988年3月
修订后的1999年8月
74F646 74F646B 74F648
八路收发器/寄存器与3态输出
概述
这些设备包括总线收发器电路与3-
态， D型双稳态多谐振荡器和控制电路布置为
复用的发送数据直接从输入总线
或从内部寄存器。 A或B总线上的数据将
移入寄存器为合适的时钟引脚变为
到一个高逻辑电平。控制G和方向引脚亲
单元提供控制收发器的功能。在收发器
模式中，数据存在于高阻抗端口可以是
存储在A或B寄存器或两者。选择
控件可以多工储存和实时（透明
模式）的数据。方向控制决定了公交车
接收数据时，使能控制G为低电平有效。
在隔离模式（控制功能g高） ，数据可
存储在B寄存器和/或B的数据可以被存储在
一个寄存器。
特点
s
对于A和B总线独立的寄存器
s
多路实时和存储的数据
s
74F648已反相的数据路径
s
74F646 / 74F646B具有非反相数据路径
s
74F646B是74F646的快速版本
s
三态输出
s
300万超薄DIP
订购代码：
订单号
74F646SC
74F646MSA
74F646SPC
74F646BSC
74F646BSPC
74F648SC
74F648SPC
包装数
M24B
MSA24
N24C
M24B
N24C
M24B
N24C
包装说明
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ，宽0.300
24引脚紧缩小型封装（ SSOP ） ， EIAJ TYPE II ， 5.3毫米宽
24引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 100 ，宽0.300
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ，宽0.300
24引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 100 ，宽0.300
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ，宽0.300
24引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 100 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
1999仙童半导体公司
DS009580
www.fairchildsemi.com
74F646 74F646B 74F648
单位装载/扇出
引脚名称
A
0
–A
7
B
0
–B
7
CPAB ， CPBA
SAB ， SBA
G
DIR
描述
数据寄存器A输入/
三态输出
数据寄存器B输入/
三态输出
时钟脉冲输入
选择输入
输出使能输入
方向控制输入
U.L.
HIGH / LOW
3.5/1.083
600/106.6 (80)
3.5/1.083
600/106.6 (80)
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
输入I
IH
/I
IL
输出I
OH
/I
OL
70
A/650 A
12
毫安/ 64毫安（48 mA）的
70
A/650 A
12
毫安/ 64毫安（48 mA）的
20
A/0.6
mA
20
A/0.6
mA
20
A/0.6
mA
20
A/0.6
mA
功能表
输入
G
H
H
H
L
L
L
L
L
L
L
L
DIR
X
X
X
H
H
H
H
L
L
L
L
CPAB CPBA SAB
H或L H或L
X
SBA
X
X
X
X
X
X
X
L
L
H
H
产量
输入
输入
输入
输入
数据I / O（注1 ）
A
0
–A
7
B
0
–B
7
隔离
时钟A
n
数据到寄存器中
时钟B
n
数据到寄存器B
A
n
到B
n
- 加工时间（透明模式）
输出时钟信号
n
数据到寄存器中
寄存器A到B
n
（存储模式）
时钟A
n
数据到寄存器和输出到B
n
B
n
到A
n
- 加工时间（透明模式）
时钟B
n
数据到寄存器B
寄存器B到A
n
（存储模式）
时钟B
n
数据到寄存器B ，并输出到
n
功能
X
X
X
X
X
X
X
X
L
L
H
H
X
X
X
X
X
X
X
X
X
H或L
H或L
X
H
=
高电压电平
L
=
低电压电平
X
=
不相干
=
低到高的转变
注1 ：
该数据输出功能可被使能或通过在G和DIR输入的各种信号被禁用。数据输入功能始终处于启用状态;即，数据
在总线引脚将被存储在时钟输入的每个低到高的转变。
3
www.fairchildsemi.com
74F646 74F646B 74F648
逻辑图
74F646/74F646B
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
74F648
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
www.fairchildsemi.com
4
74F646八路收发器/寄存器与3态输出
1988年3月
修订后的2004年1月
74F646
八路收发器/寄存器与3态输出
概述
这些设备包括总线收发器电路与
3态，D型触发器，控制电路设置成
对于复用的传输数据直接从输入
总线或从内部寄存器。 A或B总线上的数据
将被移入寄存器，相应的时钟
针前进到一个高逻辑电平。控制G和方向引脚
被提供给控制所述收发器功能。在
收发器模式中，数据存在于高阻抗端口
可被存储在A或B寄存器或两者。
选择控件可以复用存储和实时
（透明模式）的数据。方向控制决定
该总线接收数据时，使能控制G是
低电平有效。在隔离模式（控制功能g高），数据
可被存储在B寄存器和/或B的数据可以是
存储在A寄存器中。
特点
s
对于A和B总线独立的寄存器
s
多路实时和存储的数据
s
74F646具有非反相数据路径
s
三态输出
s
300万超薄DIP
订购代码：
订单号
74F646SC
74F646MSA
74F646SPC
包装数
M24B
MSA24
N24C
包装说明
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ， 0.300"宽
24引脚紧缩小型封装（ SSOP ） ， JEDEC MO- 150 ， 5.3毫米宽
24引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ， 0.300"宽
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
2004仙童半导体公司
DS009580
www.fairchildsemi.com
74F646
单位装载/扇出
引脚名称
A
0
–A
7
B
0
–B
7
CPAB ， CPBA
SAB ， SBA
G
DIR
描述
数据寄存器A输入/
三态输出
数据寄存器B输入/
三态输出
时钟脉冲输入
选择输入
输出使能输入
方向控制输入
U.L.
HIGH / LOW
3.5/1.083
600/106.6 (80)
3.5/1.083
600/106.6 (80)
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
输入I
IH
/I
IL
输出I
OH
/I
OL
70
A/
650
A
12毫安/ 64毫安（48 mA）的
70
A/
650
A
12毫安/ 64毫安（48 mA）的
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
功能表
输入
G
H
H
H
L
L
L
L
L
L
L
L
DIR
X
X
X
H
H
H
H
L
L
L
L
CPAB CPBA SAB
H或L H或L
X
X
SBA
X
X
X
X
X
X
X
L
L
H
H
产量
输入
输入
输入
输入
数据I / O（注1 ）
A
0
–A
7
B
0
–B
7
隔离
时钟A
n
数据到寄存器中
时钟B
n
数据到寄存器B
A
n
到B
n
- 加工时间（透明模式）
输出时钟信号
n
数据到寄存器中
寄存器A到B
n
（存储模式）
时钟A
n
数据到寄存器和输出到B
n
B
n
到A
n
- 加工时间（透明模式）
时钟B
n
数据到寄存器B
寄存器B到A
n
（存储模式）
时钟B
n
数据到寄存器B ，并输出到
n
X
=
不相干
功能
X
X
X
X
X
X
X
L
L
H
H
X
X
X
X
X
X
X
X
X
H或L
H或L
H
=
高电压电平
X
L
=
低电压电平
=
低到高的转变
注1 ：
该数据输出功能可被使能或通过在G和DIR输入的各种信号被禁用。数据输入功能始终处于启用状态;
也就是说，在总线引脚的数据将存储在时钟输入的每个低到高的转变。
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
www.fairchildsemi.com
2
74F646
物理尺寸
英寸（毫米），除非另有说明
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ， 0.300"宽
包装数M24B
24引脚紧缩小型封装（ SSOP ） ， JEDEC MO- 150 ， 5.3毫米宽
包装数量MSA24
5
www.fairchildsemi.com
74F646八路收发器/寄存器与3态输出
1988年3月
修订后的2004年1月
74F646
八路收发器/寄存器与3态输出
概述
这些设备包括总线收发器电路与
3态，D型触发器，控制电路设置成
对于复用的传输数据直接从输入
总线或从内部寄存器。 A或B总线上的数据
将被移入寄存器，相应的时钟
针前进到一个高逻辑电平。控制G和方向引脚
被提供给控制所述收发器功能。在
收发器模式中，数据存在于高阻抗端口
可被存储在A或B寄存器或两者。
选择控件可以复用存储和实时
（透明模式）的数据。方向控制决定
该总线接收数据时，使能控制G是
低电平有效。在隔离模式（控制功能g高），数据
可被存储在B寄存器和/或B的数据可以是
存储在A寄存器中。
特点
s
对于A和B总线独立的寄存器
s
多路实时和存储的数据
s
74F646具有非反相数据路径
s
三态输出
s
300万超薄DIP
订购代码：
订单号
74F646SC
74F646MSA
74F646SPC
包装数
M24B
MSA24
N24C
包装说明
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ， 0.300"宽
24引脚紧缩小型封装（ SSOP ） ， JEDEC MO- 150 ， 5.3毫米宽
24引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ， 0.300"宽
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
2004仙童半导体公司
DS009580
www.fairchildsemi.com
74F646
单位装载/扇出
引脚名称
A
0
–A
7
B
0
–B
7
CPAB ， CPBA
SAB ， SBA
G
DIR
描述
数据寄存器A输入/
三态输出
数据寄存器B输入/
三态输出
时钟脉冲输入
选择输入
输出使能输入
方向控制输入
U.L.
HIGH / LOW
3.5/1.083
600/106.6 (80)
3.5/1.083
600/106.6 (80)
1.0/1.0
1.0/1.0
1.0/1.0
1.0/1.0
输入I
IH
/I
IL
输出I
OH
/I
OL
70
A/
650
A
12毫安/ 64毫安（48 mA）的
70
A/
650
A
12毫安/ 64毫安（48 mA）的
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
20
A/
0.6毫安
功能表
输入
G
H
H
H
L
L
L
L
L
L
L
L
DIR
X
X
X
H
H
H
H
L
L
L
L
CPAB CPBA SAB
H或L H或L
X
X
SBA
X
X
X
X
X
X
X
L
L
H
H
产量
输入
输入
输入
输入
数据I / O（注1 ）
A
0
–A
7
B
0
–B
7
隔离
时钟A
n
数据到寄存器中
时钟B
n
数据到寄存器B
A
n
到B
n
- 加工时间（透明模式）
输出时钟信号
n
数据到寄存器中
寄存器A到B
n
（存储模式）
时钟A
n
数据到寄存器和输出到B
n
B
n
到A
n
- 加工时间（透明模式）
时钟B
n
数据到寄存器B
寄存器B到A
n
（存储模式）
时钟B
n
数据到寄存器B ，并输出到
n
X
=
不相干
功能
X
X
X
X
X
X
X
L
L
H
H
X
X
X
X
X
X
X
X
X
H或L
H或L
H
=
高电压电平
X
L
=
低电压电平
=
低到高的转变
注1 ：
该数据输出功能可被使能或通过在G和DIR输入的各种信号被禁用。数据输入功能始终处于启用状态;
也就是说，在总线引脚的数据将存储在时钟输入的每个低到高的转变。
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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2
74F646
物理尺寸
英寸（毫米），除非另有说明
24引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ， 0.300"宽
包装数M24B
24引脚紧缩小型封装（ SSOP ） ， JEDEC MO- 150 ， 5.3毫米宽
包装数量MSA24
5
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QQ：2880707522 复制
