74F283 4位二进制全加器与快速进
1988年4月
修订后的2004年1月
74F283
4位二进制全加器与快速进
概述
的74F283高速4位二进制全加器的内部
先行进位接受两个4位二进制字（A
0
–A
3
,
B
0
–B
3
）和一个进位输入（℃
0
） 。它生成的二进制和
输出（S
0
–S
3
）和进位输出（C
4
）从最
显著位。该74F283将是主动的操作
高或低有效操作数（正或负逻辑） 。
订购代码：
订单号
74F283SC
74F283PC
包装数
M16A
N16E
包装说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150 ＆ QUOT ;窄
16引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ， 0.300 ＆ QUOT ;宽
逻辑符号
接线图
IEEE / IEC
单位装载/扇出
引脚名称
A
0
–A
3
B
0
–B
3
C
0
S
0
–S
3
C
4
描述
一个操作数输入
B操作数输入
进位输入
输出总和
进位输出
U.L.
输入I
IH
/I
IL
20
A/
1.2毫安
20
A/
1.2毫安
20
A/
0.6毫安
高/低输出I
OH
/I
OL
1.0/2.0
1.0/2.0
1.0/1.0
50/33.3
50/33.3
1毫安/ 20毫安
1毫安/ 20毫安
2004仙童半导体公司
DS009513
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74F283
功能说明
该74F283增加了两个4位二进制字（A ，B）和中
进来的进位（C
0
） 。二进制和出现在求和
(S
0
–S
3
）和即将离任的进位（C
4
）输出。二进制权重
的各种输入和输出由子表示
脚本数字，代表两个大国。
2
0
(A
0
+
B
0
+
C
0
)
+
2
1
(A
1
+
B
1
)
然而，其它装置可以被用来有效地插入一个
带入或带了进，中间阶段。
图2示出了如何使一个3位加法器。捆绑中的操作数
和第四加法器的输入端（A
3
, B
3
）低使得S
3
只依赖于，并等于，进位从第三
加法器。使用有些相同的原理，图3示出了
的方式将所述74F283成2位和1位加法器的。
第三阶段加法器（A
2
, B
2
, S
2
）只是作为一个
意味着获得一个进位（C
10
）信号转换成第四级
（通过
2
和B
2
） ，实现了进位从第二
在S级
2
。请注意，只要一
2
和B
2
是相同的，
无论是高还是低，不影响S
2
。同样，
当一个
2
和B
2
是相同的进位到第三阶段
不影响开展第三阶段。图4
示出了实现一个5输入的编码器，其中的一个方法
在输入相同的权重。在接输出S
0
, S
1
和S
2
呈现的二进制数等于输入的数量我
1
–
I
5
这是真实的。图5示出implement-的一种方法
荷兰国际集团5输入的多数门。当三个或更多的
输入我
1
–I
5
为真，则输出M
5
是真实的。
+
2
2
(A
2
+
B
2
)
+
2
3
(A
3
+
B
3
)
=
S
0
+
2S
1
+
4S
2
+
8S
3
+
16C
4
其中（
+
)
=
PLUS
交换等重量的投入，不影响
操作。这样，C
0
, A
0
, B
0
可以任意地分配给
销5 ，图6和7为DIPS ，和图7，图8和9为芯片载体
包。由于二进制加法函数的对称性，
该74F283既可以用于与所有的输入和输出
活性高（正逻辑）或与所有的输入和输出
活性低（负逻辑）。参见图1。请注意，如果C
0
is
没有使用过它必须连接到低电平为高电平有效逻辑或系
高为低电平有效。
由于销的限制，中间的携带
74F283没有拿出用作输入或输出。
C
0
逻辑电平
高电平有效
低电平有效
高电平： 0
+
10
+
9
=
3
+
16
A
0
L
0
1
A
1
H
1
0
A
2
L
0
1
A
3
H
1
0
B
0
H
1
0
B
1
L
0
1
B
2
L
0
1
B
3
H
1
0
S
0
H
1
0
S
1
H
1
0
S
2
L
0
1
S
3
L
0
1
C
4
H
1
0
L
0
1
低电平有效： 1
+
5
+
6
=
12
+
0
图1.活动HIGH与低电平有效解读
图2. 3-位加法器
图3 2位和1位加法器
图4： 5 ，输入编码器
图5.5输入多数门
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2
74F283
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
3
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74F283
物理尺寸
英寸（毫米），除非另有说明
16引脚小外形集成电路（ SOIC ） ， JEDEC MS- 012 ， 0.150 ＆ QUOT ;窄
包装数M16A
5
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