飞利浦半导体
产品数据
7位至28位的地址寄存器/驱动器,具有三态
输出
特点
引脚配置
74ALVCH16832
ESD保护超过每JESD22 - A114 2000 V HBM ,
200 V MM每JESD22- A115和每JESD22 - C101 1000 V CDM
闭锁测试是为了JESDEC标准JESD78这
超过100mA的
4Y1
3Y1
GND
2Y1
1Y1
V
CC
A1
GND
A2
1
2
3
4
5
6
7
8
9
64 1Y2
63 2Y2
62 GND
61 3Y2
60 4Y2
59 V
CC
58 1Y3
57 2Y3
56 GND
55 3Y3
54 4Y3
53 GND
52 V
CC
51 GND
50 1Y4
49 2Y4
48 3Y4
47 4Y4
46 GND
45 1Y5
44 2Y5
43 V
CC
42 3Y5
41 4Y5
40 GND
39 GND
38 V
CC
37 1Y6
36 2Y6
135 GND
34 3Y6
33 4Y6
在数据输入总线保持省去了外部
上拉/下拉电阻
描述
这7信道1位4位的地址寄存器/驱动器被设计为
2.3 V至3.6 V V
CC
操作。该器件非常适合于使用
应用,其中单个地址总线驱动四个独立
存储器位置。该74ALVCH16832可以用作缓冲剂或
一个寄存器,根据不同的选择( SEL)输入的逻辑电平。
当SEL为逻辑高电平时,器件处于缓冲模式。该
输出跟随输入和两个输出使能控制
( OE )输入。每个OE控制两组七路输出。
当SEL为逻辑低电平时,该装置是在寄存器模式。该
寄存器是边沿触发的D型触发器。从积极的
的时钟(CLK)输入的跳变,在A输入端的数据存储在
的内部寄存器。 OE操作一样,在缓冲模式。
当OE为逻辑低电平时,输出处于一个正常的逻辑状态, (高
或低逻辑电平) 。当OE为逻辑高时,输出处于
高阻抗状态。
OE既不SEL影响触发器的内部运作。老
数据可以保留或新数据,同时输出被输入
处于高阻抗状态。
为了确保上电或断电高阻抗状态
下来, OE应当连接到V
CC
通过上拉电阻;该
电阻的最小值是由电流吸收测定
驾驶员的能力。
有源总线保持电路被提供给持有未使用的或浮动的数据
输入为有效的逻辑电平。
该74ALVCH16832的特点是操作温度范围为-40至
+85° C.
GND 10
A3 11
V
CC
12
NC 13
GND 14
CLK 15
OE1 16
OE2 17
SEL 18
GND 19
A4 20
A5 21
V
CC
22
GND 23
A6 24
GND 25
A7 26
V
CC
27
4Y7 28
3Y7 29
引脚说明
PIN码( S)
1, 2, 4, 5, 28. 29, 31, 32, 33, 34,
36, 37, 41, 42, 44, 45, 47, 48, 49,
50, 54, 55, 57, 58, 60, 61, 63, 64
3, 8, 10, 14, 19, 23, 25, 30, 35,
39, 40, 46, 51, 53, 56, 62
6, 12, 22, 27, 38, 43, 52, 59
7, 9, 11, 20, 21, 24, 26
16, 17
15
18
符号
1Yn , 2Yn ,
3Yn , 4Yn
GND
V
CC
An
OE1 , OE2
CLK
SEL
功能
输出
GND 30
2Y7 31
1Y7 32
SV01912
地
电源电压
输入
OUTPUT ENABLE
时钟
SELECT
订购信息
套餐
64引脚塑料TSSOP
温度范围
-40至+85
°C
订货编号
74ALVCH16832DGG
DWG号
SOT646-1
2001年12月14日
2
853-2311 27460