【集成电路数据表74ALVCH16260118位通用总线收发器30终端电阻;三态产品speci fi 】,IC型号74ALVCH162601,74ALVCH162601 PDF资料,74ALVCH162601经销商,ic,电子元器件-51电子网

集成电路

数据表

74ALVCH162601

18位通用总线收发器

终端电阻;三态

产品speci fi cation

在集成电路， IC24文件

1999年10月14日

飞利浦半导体

产品speci fi cation

18位通用总线收发器30

终端电阻;三态

特点

符合JEDEC标准

没有。 8-1A

CMOS低功耗

直接接口与TTL电平

MULTIBYTE 流通

标准引脚输出架构

低电感多个V

和

接地引脚的最小噪声和

地反弹

所有的数据输入有总线保持

电路

综合30

终止

电阻器。

描述

74ALVCH162601

该74ALVCH162601是一个18位的通用收发器具有非反相

在发送和接收方向的三态总线兼容输出。数据流

在每个方向上是由输出使能控制（OE

和OE

），和时钟

（ CP

和CP

）输入。对于A到B的数据流，该器件工作在

透明模式时， LE

为HIGH 。当LE

为低电平时，数据是

如果锁定CP

被保持在一个高或低逻辑电平。如果LE

为低电平时， A-巴士

数据被存储在锁存器/触发器CP上的低到高的跳变

当OE

为低电平时，输出处于激活状态。当OE

为高电平时，输出

处于高阻抗状态。该时钟可与控制

时钟使能输入（ CE

/ CE

对于B-到的数据流是类似于A到B的，但使用OE

， LE

和CP

为了保证在掉电模式下， OE高阻抗状态

和OE

应该连接到V

通过一个上拉电阻，的最小值

电阻器通过的电流吸收/电流源能力决定

驱动程序。

该74ALVCH162601设计30

串联电阻在高或

低输出阶段。

有源总线保持电路设置在持有未使用的或浮动的数据输入

一个有效的逻辑电平。

快速参考数据

地面= 0;牛逼

AMB

= 25

°C;

= t

= 2.5纳秒。

符号

PHL

PLH

I / O

参数

传播延迟

, B

到B

, A

输入/输出电容

输入电容

每个功率耗散电容

LATCH

注1和2

输出启用

输出禁用

笔记

1. C

被用于确定所述动态功耗（P

W).

= C

CC2

∑

CC2

）其中：

=以MHz输入频率;

=以MHz输出频率;

∑

CC2

） =产出的总和;

=以pF输出负载电容;

=在伏的电源电压。

2.条件为V

= GND到V

条件

= 30 pF的; V

= 2.5 V

= 50 pF的; V

= 3.3 V

典型

4.0

3.1

8.0

4.0

单位

1999年10月14日

飞利浦半导体

产品speci fi cation

18位通用总线收发器30

终端电阻;三态

功能表

见注1 。

输入

74ALVCH162601

输出

记

1. XX = AB为A到B的方向， BA为B对A的方向;

H =高电压电平;

L =低电压电平;

H =高电平状态，必须存在一个建立时间CP的低到高的转变之前，

;

L =低电平状态，必须存在一个建立时间CP的低到高的转变之前，

;

X =不关心;

↑

=低到高的层次过渡;

NC =无变化;

Z =高阻关断状态。

订购信息

包

类型编号

温度范围

74ALVCH162601DGG

+85

°C

引脚

包

TSSOP

材料

塑料

↑

, B

状态

残

透明

HOLD

时钟和显示器

HOLD

CODE

SOT364-1

1999年10月14日

飞利浦半导体

产品speci fi cation

18位通用总线收发器30

终端电阻;三态

钉扎

针

符号

74ALVCH162601

描述

输出使能A到B

锁存使能A到B

数据输入/输出

接地（ 0 V ）

直流电源电压

输出使能的B-to -A

锁存使能的B-to -A

时钟使能的B-to -A

时钟输入的B-to -A

数据输入/输出

3, 5, 6, 8, 9, 10, 12, 13, 14, 15, A

到A

16, 17, 19, 20, 21, 23, 24, 26

4, 11, 18, 25, 32, 39, 46, 53

7, 22, 35, 50

31, 33, 34, 36, 37, 38, 40, 41,

42, 43, 44, 45, 47, 48, 49, 51,

52, 54

GND

到B

时钟输入A至B

时钟使能A到B

1999年10月14日

飞利浦半导体

产品speci fi cation

18位通用总线收发器30

终端电阻;三态

74ALVCH162601

手册， halfpage

OEAB

LEAB

GND

VCC

56 CEAB

55 CPAB

54 B0

53 GND

52 B1

51 B2

50的Vcc

49 B3

48 B4

47 B5

46 GND

45 B6

44 B7

43 B8

MNA291

手册， halfpage

VCC

数据

输入

内部电路

A5 10

GND 11

A6 12

A7 13

A8 14

图2总线保持电路。

162601

A9 15

A10 16

A11 17

GND 18

A12 19

A13 20

A14 21

VCC 22

A15 23

A16 24

GND 25

A17 26

OEBA 27

LEBA 28

MNA287

42 B9

41 B10

40 B11

39 GND

38 B12

37 B13

36 B14

35的Vcc

34 B15

33 B16

32 GND

31 B17

30 CPBA

29 CEBA

Fig.1引脚配置。

1999年10月14日