54ABT 74ABT373八路透明锁存器具有三态输出
1995年9月
54ABT 74ABT373
八路透明锁存器具有三态输出
概述
在“ ABT373包括八个锁存器与三态输出
把对总线组织系统应用的触发器
出现透明的数据时，锁存使能（ LE ）是
高当LE是低，符合设置的数据
次被锁存数据出现在总线上，当输出
启用（ OE ）为低电平时OE为高电平的总线输出是
为高阻抗状态
Y
Y
Y
Y
Y
Y
特点
Y
Y
Y
Y
三态输出的总线接口
的64 mA输出能力，输出吸收能力
32毫安
保证输出偏斜
保证多路输出开关规格
输出开关为50 pF和250 pF的规定
负载
保证同步开关噪声水平和
动态阈值的表现
保证闭锁保护
整个过程中高阻抗故障免费巴士装
上电和断电
无损热插入功能
标准军事绘图系统（ SMD ） 5962-9321801
广告
74ABT373CSC （注1 ）
74ABT373CSJ （注1 ）
74ABT373CPC
军事
包
数
M20B
M20D
N20B
包装说明
20引脚（ 0 300广角）模压小外形JEDEC
20引脚（ 0 300广角）模压小外形EIAJ
20引脚（ 0 300广角）模压双列直插式
20引脚陶瓷双列直插式
20引脚模塑收缩型小外形EIAJ II型
20引脚Cerpack
20引脚陶瓷无引线芯片载体C型
20引脚成型超薄紧缩小型JEDEC
54ABT373J 883
74ABT373CMSA （注1 ）
54ABT373W 883
54ABT373E 883
74ABT373CMTC （注1 2 ）
注2
请联络厂方包的可用性
J20A
MSA20
W20A
E20A
MTC20
注1
也可在13盘使用后缀设备
e
SCX SJX MSAX和MTCX
连接图
引脚分配
对于DIP SOIC和SSOP Flatpak
引脚分配
对于LCC
引脚名称
D
0
–D
7
LE
OE
O
0
–O
7
描述
数据输入
锁存使能输入
（高电平有效）
输出使能输入
（低电平有效）
三态锁存器
输出
TL F 11547 - 2
TL F 11547-1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 11547
RRD - B30M115印制在U S A
功能说明
在“ ABT373包含八个D型锁存器
三态输出缓冲器，当锁存使能（ LE ） IN-
看跌期权是在D高数据
n
输入进入闩锁在这
调理锁存器是透明的国际能源署（IEA）锁存输出会
它的每一个D输入转换时间而变化的状态。当LE是
低锁存器存储，这是存在于信息
在D输入建立时间高到低转录前
LE的该三态缓冲器习得是由控制
输出使能（ OE ）输入当OE是低电平的缓冲区
在双模式下的状态。当OE为高电平时的缓冲区中
高阻抗模式，但是这不干扰
输入新的数据进入锁存器
真值表
输入
LE
H
H
L
X
OE
L
L
L
H
D
n
H
L
X
X
产量
O
n
H
L
O
n
（无变化）
Z
H
e
高电压电平
L
e
低电压电平
X
e
非物质
Z
e
高阻抗状态
逻辑图
TL F 11547 - 3
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
2
DC电气特性
符号
V
OLP
V
OLV
V
OHV
V
IHD
V
ILD
参数
静默输出最大动态V
OL
安静的输出最低动态V
OL
（ SOIC封装） （续）
民
典型值
04
b
1 2
b
0 8
最大
08
单位
V
V
V
V
V
CC
50
50
50
50
50
条件
C
L
e
50 pF的
L
e
500X
T
A
e
25 C（注1 ）
T
A
e
25 C（注1 ）
T
A
e
25 C（注3 ）
T
A
e
25 C（注2 ）
T
A
e
25 C（注2 ）
最小高级别动态输出电压
最小高级别动态输入电压
最大低电平动态输入电压
25
20
30
17
09
06
V
注1
定义为（ n）的最大输出数n
b
1数据输入驱动0V至3V单输出低保证，但未经测试
注2
的数据输入端的最大数量（n）切换无
b
1输入切换0V至3V的输入被测开关3V至theshold （V
ILD
） 0V阈值（V
IHD
)
保证，但未经测试
注3
定义为（ n）的最大输出数n
b
1数据输入驱动0V至3V输出一个高电平保证，但未经测试
AC电气特性
74ABT
符号
参数
T
A
E A
25 C
V
CC
E A
5 0V
C
L
e
50 pF的
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PLZ
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
输出禁止时间
19
19
20
20
15
15
20
20
典型值
27
28
31
30
31
31
36
34
最大
45
45
50
50
53
53
54
54
54ABT
T
A
E B
55 ℃
a
125 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
10
10
10
15
10
15
17
10
最大
68
70
77
77
67
72
80
70
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
19
19
20
20
15
15
20
20
最大
45
45
50
50
53
53
54
54
ns
ns
ns
ns
单位
AC操作要求
74ABT
符号
参数
民
f
切换
t
s
(H)
t
s
(L)
t
h
(H)
t
h
(L)
t
w
(H)
最大切换
频率
设置历史新高
或D越低
n
以LE
保持历史高位
或D越低
n
以LE
脉冲宽度
乐高
15
15
10
10
30
T
A
E A
25 C
V
CC
E A
5 0V
C
L
e
50 pF的
典型值
100
最大
54ABT
T
A
E B
55 ℃
a
125 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
100
25
25
25
25
33
15
15
10
10
30
最大
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
最大
兆赫
ns
ns
ns
单位
4
扩展交流电气特性
（ SOIC封装）
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
8路输出开关
（注4 ）
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PZL
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
输出禁止时间
15
15
15
15
15
15
10
10
最大
52
52
55
55
62
62
55
55
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
250 pF的
（注5 ）
民
20
20
20
20
20
20
（注7 ）
最大
68
68
75
75
80
80
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
250 pF的
8路输出开关
（注6 ）
民
20
20
20
20
20
20
（注7 ）
最大
90
90
95
95
10 5
10 5
ns
ns
ns
ns
符号
参数
单位
注4
本规范是保证，但未经测试的限值适用于传输延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）
注5
本规范是保证，但未经测试的极限表示传播延迟在50 pF负载电容PLCE 250 pF负载电容的
标准的交流负载这specificaiton属于单路输出开关只
注6
本规范是保证，但未经测试的限度代表的传播延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）与地方的50 pF负载电容250 pF负载电容的标准交流负载
注7：
三态延迟时间是在输出的RC网络（ 500X 250 pF）的主导，并已被排除在数据表
SKEW
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V–5 5V
C
L
e
50 pF的
8路输出开关
（注3）
最大
t
OSHL
（注1 ）
t
OSLH
（注1 ）
t
PS
（注5 ）
t
OST
（注1 ）
t
PV
（注2 ）
引脚到引脚歪斜
HL转换
引脚到引脚歪斜
LH转换
占空比
LH- HL倾斜
引脚到引脚歪斜
LH HL转换
设备到设备斜
LH HL转换
10
10
14
15
20
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V–5 5V
C
L
e
250 pF的
8路输出开关
（注4 ）
最大
15
15
35
39
40
ns
ns
ns
ns
ns
符号
参数
单位
注1
歪斜是指实际的传播延迟之间的差的对于同一装置中的任何两种独立输出的绝对值
规范适用于任何输出高电平切换到低电平（T
OSHL
）低到高（T
OSLH
）或任意组合开关低到高或高到低
(t
OST
）本规范是保证，但未经测试
注2
对于一组给定的条件（即温度和V的传播延迟变化
CC
）从装置到装置的这个规范是有保证，但未经测试
注3
本规范是保证，但未经测试的限值适用于传输延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）
注4
本说明书中是有保证，但未经测试的限度代表代替的50 pF负载电容中的传播延迟与250 pF负载电容
标准的交流负载
注5
这描述的延迟之差的低到高和高到低的跳变在同一引脚这是在所有的测量
输出在同一块芯片上（驱动程序）的最差（最大增量）号码的保证规范该规范被保证，但未经测试
5
74ABT373八路透明锁存器带3态输出
1993年1月
修订后的1999年11月
74ABT373
八路透明锁存器具有三态输出
概述
该ABT373包括八个锁存器带3态输出
提出了组织公交系统的应用。触发器
出现透明的数据时，锁存使能（ LE ）是
HIGH 。当LE为低电平，数据即满足设置
次被锁。数据出现在总线上，当输出
使能（OE ）为LOW 。当OE为高电平的总线输出是
高阻抗状态。
特点
s
总线接口3态输出
s
64毫安输出吸收能力，源能力
32毫安
s
保证输出偏斜
s
保证多路输出开关规格
s
输出开关为50 pF和250 pF的规定
负载
s
保证同步开关噪声水平和
动态阈值的表现
s
保证闭锁保护
s
整个过程中高阻抗故障免费巴士装
上电和断电
s
无损热插入功能
订购代码：
订单号
74ABT373CSC
74ABT373CSJ
74ABT373CMSA
74ABT373CMTC
74ABT373CPC
包装数
M20B
M20D
MSA20
MTC20
N20A
包装说明
20引脚小外形集成电路（ SOIC ） ， JEDEC MS- 013 ， 0.300 “宽体
20引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
20引脚紧缩小型封装（ SSOP ） ， EIAJ TYPE II ， 5.3毫米宽
20引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 4.4毫米宽
20引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ， 0.300 “宽
也可在磁带和卷轴装置。通过附加后缀字母“X”的订货代码指定。
接线图
引脚说明
引脚名称
D
0
–D
7
LE
OE
O
0
–O
7
描述
数据输入
锁存使能输入（高电平有效）
输出使能输入（低电平有效）
三态输出锁存器
1999仙童半导体公司
DS011547
www.fairchildsemi.com
74ABT373
功能说明
该ABT373包含八个D型锁存器带3态
输出缓冲器。当锁存使能（ LE ）输入为高电平，
在D个数据
n
输入端进入锁存器。在此条件下
锁存器是透明的，也就是说，锁存器输出将改变
说明每一次的D输入的变化。当LE为低电平时，
锁存器存储，这是存在于D中的信息
输入在安装时高至低跳变前
的LE 。的三态缓冲器由所述输出控制
启用（ OE ）输入。当OE为低电平时，缓冲器中的
双态模式。当OE为高电平的缓冲器是处于高
阻抗模式，但这并不与进入干涉
新数据进入锁存器。
真值表
输入
LE
H
H
L
X
OE
L
L
L
H
D
n
H
L
X
X
产量
O
n
H
L
O
n
（无变化）
Z
H
=
高电压电平
L
=
低电压电平
X
=
非物质
Z
=
高阻抗状态
逻辑图
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
www.fairchildsemi.com
2
74ABT373
DC电气特性
（ SOIC封装）
符号
V
OLP
V
OLV
V
OHV
V
IHD
V
ILD
参数
静默输出最大动态V
OL
安静的输出最低动态V
OL
最小高级别动态输出电压
最小高级别动态输入电压
最大低电平动态输入电压
1.2
2.5
2.0
民
典型值
0.4
0.8
3.0
1.7
0.9
0.6
最大
0.8
单位
V
V
V
V
V
V
CC
5.0
5.0
5.0
5.0
5.0
条件
C
L
=
为50 pF ，R
L
=
500
T
A
=
25 ° C（注5 ）
T
A
=
25 ° C（注5 ）
T
A
=
25 ° C（注6 ）
T
A
=
25 ° C（注7 ）
T
A
=
25 ° C（注7 ）
注5 ：
定义为（n ）输出最大数量。
1数据输入驱动0V至3V 。一个输出为低电平。保证，但未经测试。
注6 ：
定义为（n ）输出最大数量。
1数据输入驱动0V至3V 。一个输出高电平。保证，但未经测试。
注7 ：
数据输入（ N）开关最大数量。
1输入切换0V至3V 。输入被测开关： 3V阈值（V
ILD
） ， 0V到阈值（Ⅴ
IHD
).
保证，但未经测试。
AC电气特性
（ SOIC和SSOP封装）
T
A
= +25°C
符号
参数
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PLZ
输出禁止时间
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
1.9
1.9
2.0
2.0
1.5
1.5
2.0
2.0
V
CC
= +5.0V
C
L
=
50 pF的
典型值
2.7
2.8
3.1
3.0
3.1
3.1
3.6
3.4
最大
4.5
4.5
5.0
5.0
5.3
5.3
5.4
5.4
T
A
= 55°C
to
+125°C
V
CC
=
4.5V至5.5V
C
L
=
50 pF的
民
1.0
1.0
1.0
1.5
1.0
1.5
1.7
1.0
最大
6.8
7.0
7.7
7.7
6.7
7.2
8.0
7.0
T
A
= 40°C
to
+85°C
V
CC
=
4.5V至5.5V
C
L
=
50 pF的
民
1.9
1.9
2.0
2.0
1.5
1.5
2.0
2.0
最大
4.5
4.5
5.0
5.0
5.3
5.3
5.4
5.4
ns
ns
ns
ns
单位
AC操作要求
（ SOIC和SSOP封装）
T
A
= +25°C
符号
参数
民
f
切换
t
S
(H)
t
S
(L)
t
H
(H)
t
H
(L)
t
W
(H)
最大切换频率
建立时间，高
或D越低
n
以LE
保持时间，高
或D越低
n
以LE
脉冲宽度，
乐高
1.5
1.5
1.0
1.0
3.0
V
CC
= +5.0V
C
L
=
50 pF的
典型值
100
最大
T
A
= 55°C
to
+125°C
V
CC
=
4.5V至5.5V
C
L
=
50 pF的
民
100
2.5
2.5
2.5
2.5
3.3
1.5
1.5
1.0
1.0
3.0
最大
T
A
= 40°C
to
+85°C
V
CC
=
4.5V至5.5V
C
L
=
50 pF的
民
最大
兆赫
ns
ns
ns
单位
www.fairchildsemi.com
4
74ABT373
扩展交流电气特性
（ SOIC封装）
T
A
= 40°C
to
+85°C
V
CC
=
4.5V至5.5V
符号
参数
C
L
=
50 pF的
8路输出开关
（注8）
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PZL
输出禁止时间
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
1.5
1.5
1.5
1.5
1.5
1.5
1.0
1.0
最大
5.2
5.2
5.5
5.5
6.2
6.2
5.5
5.5
民
2.0
2.0
2.0
2.0
2.0
2.0
（注11 ）
（注9 ）
最大
6.8
6.8
7.5
7.5
8.0
8.0
2.0
2.0
2.0
2.0
2.0
2.0
T
A
= 40°C
to
+85°C
V
CC
=
4.5V至5.5V
C
L
=
250 pF的
T
A
= 40°C
to
+85°C
V
CC
=
4.5V至5.5V
C
L
=
250 pF的
8路输出开关
（注10 ）
民
最大
9.0
9.0
9.5
9.5
10.5
10.5
（注11 ）
ns
ns
ns
ns
单位
注8 ：
本规范是保证，但未经测试。该限制适用于传输延迟为所有路径切换描述相
（即，所有低到高，高到低，等等） 。
注9 ：
本规范是保证，但未经测试。极限代表取代50 pF负载capac-的传播延迟为250 pF负载电容
itors在标准的AC负载。本规范适用于单路输出开关而已。
注10 ：
本规范是保证，但未经测试。这些限制代表的传播延迟为所有路径切换描述相
（即，所有低到高，高到低，等）代替了标准的交流负载的50 pF负载电容250 pF负载电容。
注11 ：
三态延迟时间是在输出RC网络（ 500Ω ， 250 pF）的主导，并已被排除在数据表。
SKEW
（ SOIC封装）
T
A
= 40°C
to
+85°C
V
CC
=
4.5V–5.5V
符号
参数
C
L
=
50 pF的
8路输出开关
（注12 ）
最大
t
OSHL
（注14 ）
t
OSLH
（注14 ）
t
PS
（注16 ）
t
OST
（注14 ）
t
PV
（注15 ）
引脚到引脚歪斜， HL转换
引脚到引脚歪斜， LH转换
占空比， LH- HL倾斜
引脚到引脚歪斜， LH / HL转换
设备到设备倾斜， LH / HL转换
1.0
1.0
1.4
1.5
2.0
T
A
= 40°C
to
+85°C
V
CC
=
4.5V–5.5V
C
L
=
250 pF的
8路输出开关
（注13 ）
最大
1.5
1.5
3.5
3.9
4.0
ns
ns
ns
ns
ns
单位
注12 ：
本规范是保证，但未经测试。极限代表取代50 pF负载的传输延迟与250 pF负载电容
电容器中的标准AC负载。
注13 ：
本规范是保证，但未经测试。该限制适用于传输延迟为所有路径切换描述相
（即，所有低到高，高到低，等等） 。
注14 ：
歪斜是指实际的传播延迟为同一装置的任何两个单独的输出之间的差的绝对值。
该规范适用于任何输出切换HIGH到LOW （T
OSHL
） ，低到高（叔
OSLH
） ，或者其任意组合开关低到高的和/或
HIGH到LOW （T
OST
） 。本规范是保证，但未经测试。
注15 ：
传播时延变化是对于给定的一组条件（例如，温度和Ⅴ
CC
）从设备到设备。本规范是保证，但
未经测试。
注16 ：
这说明在同一引脚低到高和高到低转换的延迟之间的差异。它在所有测量
输出在同一芯片上（驱动程序）中，最差（最大增量）数是保证规范。本规范是保证，但未经测试。
电容
符号
C
IN
C
OUT
（注17 ）
参数
输入电容
输出电容
典型值
5
9
单位
pF
pF
V
CC
=
0V
V
CC
=
5.0V
条件
(T
A
=
25°C)
注17 ：
C
OUT
的测量是在频率f
=
1 MHz时，每MIL -STD -883方法3012 。
5
www.fairchildsemi.com
54ABT 74ABT373八路透明锁存器具有三态输出
1995年9月
54ABT 74ABT373
八路透明锁存器具有三态输出
概述
在“ ABT373包括八个锁存器与三态输出
把对总线组织系统应用的触发器
出现透明的数据时，锁存使能（ LE ）是
高当LE是低，符合设置的数据
次被锁存数据出现在总线上，当输出
启用（ OE ）为低电平时OE为高电平的总线输出是
为高阻抗状态
Y
Y
Y
Y
Y
Y
特点
Y
Y
Y
Y
三态输出的总线接口
的64 mA输出能力，输出吸收能力
32毫安
保证输出偏斜
保证多路输出开关规格
输出开关为50 pF和250 pF的规定
负载
保证同步开关噪声水平和
动态阈值的表现
保证闭锁保护
整个过程中高阻抗故障免费巴士装
上电和断电
无损热插入功能
标准军事绘图系统（ SMD ） 5962-9321801
广告
74ABT373CSC （注1 ）
74ABT373CSJ （注1 ）
74ABT373CPC
军事
包
数
M20B
M20D
N20B
包装说明
20引脚（ 0 300广角）模压小外形JEDEC
20引脚（ 0 300广角）模压小外形EIAJ
20引脚（ 0 300广角）模压双列直插式
20引脚陶瓷双列直插式
20引脚模塑收缩型小外形EIAJ II型
20引脚Cerpack
20引脚陶瓷无引线芯片载体C型
20引脚成型超薄紧缩小型JEDEC
54ABT373J 883
74ABT373CMSA （注1 ）
54ABT373W 883
54ABT373E 883
74ABT373CMTC （注1 2 ）
注2
请联络厂方包的可用性
J20A
MSA20
W20A
E20A
MTC20
注1
也可在13盘使用后缀设备
e
SCX SJX MSAX和MTCX
连接图
引脚分配
对于DIP SOIC和SSOP Flatpak
引脚分配
对于LCC
引脚名称
D
0
–D
7
LE
OE
O
0
–O
7
描述
数据输入
锁存使能输入
（高电平有效）
输出使能输入
（低电平有效）
三态锁存器
输出
TL F 11547 - 2
TL F 11547-1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 11547
RRD - B30M115印制在U S A
功能说明
在“ ABT373包含八个D型锁存器
三态输出缓冲器，当锁存使能（ LE ） IN-
看跌期权是在D高数据
n
输入进入闩锁在这
调理锁存器是透明的国际能源署（IEA）锁存输出会
它的每一个D输入转换时间而变化的状态。当LE是
低锁存器存储，这是存在于信息
在D输入建立时间高到低转录前
LE的该三态缓冲器习得是由控制
输出使能（ OE ）输入当OE是低电平的缓冲区
在双模式下的状态。当OE为高电平时的缓冲区中
高阻抗模式，但是这不干扰
输入新的数据进入锁存器
真值表
输入
LE
H
H
L
X
OE
L
L
L
H
D
n
H
L
X
X
产量
O
n
H
L
O
n
（无变化）
Z
H
e
高电压电平
L
e
低电压电平
X
e
非物质
Z
e
高阻抗状态
逻辑图
TL F 11547 - 3
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
2
DC电气特性
符号
V
OLP
V
OLV
V
OHV
V
IHD
V
ILD
参数
静默输出最大动态V
OL
安静的输出最低动态V
OL
（ SOIC封装） （续）
民
典型值
04
b
1 2
b
0 8
最大
08
单位
V
V
V
V
V
CC
50
50
50
50
50
条件
C
L
e
50 pF的
L
e
500X
T
A
e
25 C（注1 ）
T
A
e
25 C（注1 ）
T
A
e
25 C（注3 ）
T
A
e
25 C（注2 ）
T
A
e
25 C（注2 ）
最小高级别动态输出电压
最小高级别动态输入电压
最大低电平动态输入电压
25
20
30
17
09
06
V
注1
定义为（ n）的最大输出数n
b
1数据输入驱动0V至3V单输出低保证，但未经测试
注2
的数据输入端的最大数量（n）切换无
b
1输入切换0V至3V的输入被测开关3V至theshold （V
ILD
） 0V阈值（V
IHD
)
保证，但未经测试
注3
定义为（ n）的最大输出数n
b
1数据输入驱动0V至3V输出一个高电平保证，但未经测试
AC电气特性
74ABT
符号
参数
T
A
E A
25 C
V
CC
E A
5 0V
C
L
e
50 pF的
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PLZ
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
输出禁止时间
19
19
20
20
15
15
20
20
典型值
27
28
31
30
31
31
36
34
最大
45
45
50
50
53
53
54
54
54ABT
T
A
E B
55 ℃
a
125 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
10
10
10
15
10
15
17
10
最大
68
70
77
77
67
72
80
70
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
19
19
20
20
15
15
20
20
最大
45
45
50
50
53
53
54
54
ns
ns
ns
ns
单位
AC操作要求
74ABT
符号
参数
民
f
切换
t
s
(H)
t
s
(L)
t
h
(H)
t
h
(L)
t
w
(H)
最大切换
频率
设置历史新高
或D越低
n
以LE
保持历史高位
或D越低
n
以LE
脉冲宽度
乐高
15
15
10
10
30
T
A
E A
25 C
V
CC
E A
5 0V
C
L
e
50 pF的
典型值
100
最大
54ABT
T
A
E B
55 ℃
a
125 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
100
25
25
25
25
33
15
15
10
10
30
最大
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
民
最大
兆赫
ns
ns
ns
单位
4
扩展交流电气特性
（ SOIC封装）
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
50 pF的
8路输出开关
（注4 ）
民
t
PLH
t
PHL
t
PLH
t
PHL
t
PZH
t
PZL
t
PHZ
t
PZL
传播延迟
D
n
与O
n
传播延迟
LE与O
n
输出使能时间
输出禁止时间
15
15
15
15
15
15
10
10
最大
52
52
55
55
62
62
55
55
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
250 pF的
（注5 ）
民
20
20
20
20
20
20
（注7 ）
最大
68
68
75
75
80
80
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V 5 5V
C
L
e
250 pF的
8路输出开关
（注6 ）
民
20
20
20
20
20
20
（注7 ）
最大
90
90
95
95
10 5
10 5
ns
ns
ns
ns
符号
参数
单位
注4
本规范是保证，但未经测试的限值适用于传输延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）
注5
本规范是保证，但未经测试的极限表示传播延迟在50 pF负载电容PLCE 250 pF负载电容的
标准的交流负载这specificaiton属于单路输出开关只
注6
本规范是保证，但未经测试的限度代表的传播延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）与地方的50 pF负载电容250 pF负载电容的标准交流负载
注7：
三态延迟时间是在输出的RC网络（ 500X 250 pF）的主导，并已被排除在数据表
SKEW
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V–5 5V
C
L
e
50 pF的
8路输出开关
（注3）
最大
t
OSHL
（注1 ）
t
OSLH
（注1 ）
t
PS
（注5 ）
t
OST
（注1 ）
t
PV
（注2 ）
引脚到引脚歪斜
HL转换
引脚到引脚歪斜
LH转换
占空比
LH- HL倾斜
引脚到引脚歪斜
LH HL转换
设备到设备斜
LH HL转换
10
10
14
15
20
74ABT
T
A
E B
40℃
a
85 C
V
CC
e
4 5V–5 5V
C
L
e
250 pF的
8路输出开关
（注4 ）
最大
15
15
35
39
40
ns
ns
ns
ns
ns
符号
参数
单位
注1
歪斜是指实际的传播延迟之间的差的对于同一装置中的任何两种独立输出的绝对值
规范适用于任何输出高电平切换到低电平（T
OSHL
）低到高（T
OSLH
）或任意组合开关低到高或高到低
(t
OST
）本规范是保证，但未经测试
注2
对于一组给定的条件（即温度和V的传播延迟变化
CC
）从装置到装置的这个规范是有保证，但未经测试
注3
本规范是保证，但未经测试的限值适用于传输延迟为所有路径描述开关相位（即所有低到高
HIGH到LOW等）
注4
本说明书中是有保证，但未经测试的限度代表代替的50 pF负载电容中的传播延迟与250 pF负载电容
标准的交流负载
注5
这描述的延迟之差的低到高和高到低的跳变在同一引脚这是在所有的测量
输出在同一块芯片上（驱动程序）的最差（最大增量）号码的保证规范该规范被保证，但未经测试
5
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