73K324BL
CCITT的V.22bis ， V.23 ， V.22 ， V.21 ，贝尔212A
单芯片调制解调器瓦特/综合
混合动力
简化系统集成
数据表
2008年6月
描述
该73K324BL是一款高度集成的单芯片
调制解调器IC ，它提供所需的功能
构建的V.22bis兼容的调制解调器，能够
2400bps的全双工操作通过拨号线路。该
73K324BL是73K324L的增强单
芯片调制解调器，它增加了混合动力叉簧
控制，并驱动到73K324L 。该73K324BL
集成模拟，数字和开关电容
在单芯片上阵列功能，提供优异的
性能和功能集成的高水平
在一个32引脚PLCC封装。
该73K324BL从单一+5 V电源工作
低功耗。
该73K324BL被设计为出现在系统
设计师微处理器外围设备，并且将
与流行的单芯片轻松连接微
处理器（ 80C51典型值）的调制解调器控制
通过其8位复用的地址/数据功能
巴士或通过一个可选的串行控制总线。一个ALE
控制简化了地址解复用。数据
通信通常是通过一个单独的发生
串行端口。
（续）
特点
包括73K324L单芯片的功能
调制解调器
片上2线/ 4线混合动力驱动和关闭
钩继电器缓冲
单芯片多模的V.22bis / V.22 / V.21 / V.23
和贝尔212A兼容的调制解调器数据泵
频移键控（一千二分之三百基点） ， DPSK （600 ， 1200bps的） ，或
QAM （ 2400个基点）的编码
软件与其他兼容
导体K系列单芯片调制解调器
接口直接与标准
处理器（ 80C51典型值）
并行或串行总线，用于控制
可选
asynch /同步
同
国内
缓冲器/ debuffer和扰码器/解扰器
功能
所有的异步和同步操作
模式（内部，外部，从站）
（续）
半
MICRO-
框图
DTMF ，
答案，
GUARD &
调用
音
发电机
FSK
调制器
OH
卜FF器
SCRAMBLER
DI- BIT /
QUAD- BIT
编码器
FIR
脉冲
整形
QAM /
DPSK
调制器
滤波器
均衡器
滤波器
衰减器
TXA1
2W/4W
混合动力
TXA2
RXA
通
BAND
滤波器
AGC
收益
BOOST
8-BIT
P
公共汽车
接口
数字
信号
处理器
接受
功能
滤波器
A / D
DEBUFFER
解密器
DI- BIT /
QUAD- BIT
解码器
均衡器
ANTI- ALIAS
滤波器
固定
解调器
TXD
RXD
串行
接口
音
发现
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2005年， 2008 Teridian半导体公司
修订版6.1
73K324BL
CCITT的V.22bis ， V.23 ， V.22 ， V.21 ，贝尔212A
单芯片调制解调器瓦特/集成混合
数据表
描述
（待续
)
该73K324BL是引脚和软件兼容
在73K222BL和73K224BL ，使系统
升级和产品差异与单个
成分变化。
该73K324BL被设计为一个完整的V.22bis
兼容的调制解调器芯片。完整的调制解调器
只需加入电话线接口，
控制微处理器和RS- 232电平
转换为一个典型系统。许多功能都
包括简化执行典型的调制解调器
设计。除了基本的2400bps的QAM ，
600/1200 bps的DPSK和一千二分之三百个基点FSK
调制器/解调器部分，该装置还
包括
同步/ asynch
转换器
加扰/解扰器，呼叫进程音检测，
DTMF音调发生器功能和握手
模式检测。测试功能，如模拟环路，
数字环路和远端数字环回是
支持。内部图形发生器也
包括用于自测试。
特点
（续）
自适应
均衡
在所有线路的性能
为
最佳
可编程传输衰减（16分贝， 1
dB
步骤）
可选
接受
BOOST
（ 18分贝）
通话
进步，
载体，
回答
音，
扰频标志，S1和信号质量
MONITORS
DTMF ，答案，
发电机
SCT ，
和
守卫
音
可用的测试模式： ALB ， DL ， RDL ，马克，
空间，交替位， S1模式
CMOS技术的低功耗
（通常为100 mW @ 5 V ），具有掉电
模式（ 15毫瓦@ 5V）
TTL和CMOS兼容输入和输出
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2005年， 2008 Teridian半导体公司
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73K324BL
CCITT的V.22bis ， V.23 ， V.22 ， V.21 ，贝尔212A
单芯片调制解调器瓦特/集成混合
数据表
功能说明
混合动力和继电器驱动器
为了使设计更符合成本效益和空间
效率高， 73K324BL包括2线至4线
混合动力具有足够的驱动器直接连接到
电信耦合变压器。另外，关
钩继电器驱动器40 mA驱动能力也
列入允许使用通常可用的的
机械电信继电器。
QAM调制器/解调器
该73K324BL编码输入数据到四比特
通过与特定的16种可能的信号点来表示
相位和幅度电平。基带信号是
然后过滤，以减少符号间干扰
带宽限制网络电话。调制器
发送使用一个1200赫兹这个编码数据
（来源模式）或2400赫兹（应答模式）的载体。
所述解调器中，虽然更复杂，基本上
逆转这一过程，同时恢复
数据时钟脉冲从输入信号。自适应
均衡校正不同线路条件，
自动
改变
滤波器
参数
to
补偿线路特性。
DPSK调制/解调器
该73K324BL调制的串行比特流转换为
是由四种可能代表二位对
规定由贝尔212A / V.22相移
标准。然后将基带信号进行滤波，以
减少对带限2-间干扰
线PSTN线路。传输发生在任一1200
赫兹（来源模式）或2400 Hz的载流子（答案
模式）。
解调的反向
调制过程中，随着输入模拟信号
最终解码成二位，并转换回
一个串行比特流。该解调器还恢复
钟，将其编码成模拟信号
在调制。解调时使用两种
1200 Hz的载体（应答模式或ALB起源
模式）或2400 Hz的载体（发起模式或ALB
应答模式） 。该73K324BL使用锁定的相位
环相干解调技术，提供
优异的性能。自适应均衡也是
在DPSK模式，以获得最佳的操作与使用
不同的线路条件。
FSK调制/解调器
FSK调制器产生调制的频率
使用两个离散频率为模拟输出信号
所代表的二进制数据。 V.21模式使用980和
1180赫兹（起源，标记和空间）或1650
1850赫兹（答案，标记和空间）在V.21使用
模式。 V.23模式使用1300和2100赫兹的
主通道和390和450赫兹的背后
通道。解调涉及检测
接收频率，并将其解码成
适当的二进制值。率转换器和
加扰/解扰器在自动旁路
在FSK模式。
带通滤波器和均衡器
高，低带通滤波器被包括以塑造
发射的振幅和相位响应和
接收信号，并提供折衷延迟
均衡和抑制频带外的信号。
振幅和相位均衡所必需的
补偿传输线路的失真和
以减少在有限频带间干扰
接收信号。该发送信号的滤波
对应于凸起余弦的75％平方根
频率响应特性。
异步模式
异步模式被用于通信
异步终端可沟通
在600,1200 ，或2400bps的+ 1 ％ -2.5 ％，尽管
调制解调器的输出被限制为标称位速率
± 0.01 ％的DPSK和QAM模式。当发射
在这种模式下在TXD输入的串行数据是
通过率转换器，插入或通过
删除顺序停在串行位流位
输出一个信号，该信号的标称比特率± 0.01 ％。这
然后信号被路由到一个数据加扰器和进
模拟调制器，其中四比特/二位编码
结果，在输出信号。二者的速率转换器
和扰码器可以绕过握手，并
为选定的同步操作。接收到的数据是
以类似的方式处理，不同之处在于率
现在转换器的作用是重新插入删除任何停止位
并在不超过所述更大的输出数据到终端
比特率加1％ 。传入的中断信号（低
通过两个字符）将传递
没有正确插入一个停止位。
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功能说明
（续）
同步/ asynch转换器还具有一个延伸
超速模式，它允许一个输出的选择
超速范围为+ 1％ + 2.3％。在
扩展超速模式，停止位在7/8输出
TXCLK的上升沿的正常宽度。
两个同步/ asynch率转换器和数据
解扰器将在FSK自动旁路
模式。
同步模式
同步操作是可能只在QAM或
DPSK方式。操作是类似的
所不同的是数据必须是异步模式
同步到一个提供时钟，并在没有变化
数据传输率是可允许的。串行输入数据
出现在TXD必须是有效的上升沿
TXCLK 。
TXCLK是内部派生的1200或2400赫兹
信号在内部模式和内部连接
在RXCLK针在从机模式。接收的数据
RXD引脚同步输出RXCLK的下降沿。
该asynch /同步转换器旁路时
同步模式被选择和数据被发送
以相同的速率，因为它被输入。
并行总线控制接口模式
提供了用于控制，选择8个8位寄存器
选择和状态监控。这些寄存器
与AD0 ， AD1 ， AD2和复用寻址
地址线（由ALE锁存）并出现一个
控制微处理器作为连续七年内存
位置。六个控制寄存器的读/写存储器。
该检测和ID寄存器是只读的，不能
除了可以通过调制解调器响应修改，以监测
参数。
串行控制接口模式
串口命令模式允许访问
通过串行73K324BL控制和状态寄存器
控制端口。在这种模式下， AD0 ， AD1， AD2和
线传递数据提供的寄存器地址
通过下的控制AD7 （ DATA ）引脚
RD
和
WR
线。开始读操作时，
RD
线被拉低。接下来的8个周期的EXCLK
然后将调出8位选中的地址
位置LSB在前。一个写操作被移入
8个数据位LSB在前八连冠
EXCLK周期。
WR
然后低脉冲和数据
转移到所选择的寄存器出现在上升
边缘
WR 。
DTMF发生器
DTMF发生器控制所述发送的
16标准的DTMF音调对。发送的语气对
是通过选择发送的DTMF判定（比特D4）的
和声调注册的DTMF 4位（ D0 - D3 ） 。
从TXA DTMF音频传输是通过门控
发送允许的CR0 （位D1 ）位与所有
其它模拟信号。
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数据表
引脚说明
动力
名字
GND
VDD
VREF
ISET
针
1
16
31
28
TYPE
I
I
O
I
描述
系统接地
电源输入，5V ± 10 ％旁路0.1和22 μF
电容到GND 。
内部产生的参考电压。旁路0.1
μF的电容到地。
片内电流基准。设置偏置电流的运算放大器。该
片上电流通过连接该引脚连接到VDD设置
2 MΩ电阻。 ISET应绕过来GND用
0.1 μF电容。
并行微处理器控制接口模式
ALE
AD0-AD7
13
5-12
I
I / O
地址锁存使能： ALE锁存器的下降沿
上AD0 - AD2的地址和芯片选择上
CS 。
地址/数据总线：这些双向三态
复用线传送的信息，并从内部
寄存器。
片选：低该引脚上的下降沿时
ALE允许一个读周期或写周期发生。 AD0 - AD7
将不被驱动，并没有寄存器将被写入，如果
CS
（锁存）不活动。状态
CS
被锁在
ALE下降的边缘。
输出时钟：该引脚是在处理器选择
控制为任意的晶体频率（用作
处理器时钟）或16倍的数据速率用作波特
在DPSK速率时钟只有模式。该引脚默认为
晶振频率上电复位。
中断：此开路漏极输出信号用于通知
已发生的检测标志的处理器。处理器
必须然后读取检测寄存器，以确定哪些检测
触发中断。
INT
将保持低电平，直到处理器
读取检测寄存器或不完全复位。
阅读：低请求73K324BL内部的读
寄存器。数据无法输出，除非
RD
和
LATCHED
CS
是活性还是低。
RESET ：该引脚上的高电平信号将使芯片进入
非活动状态。所有控制寄存器位（ CR0 ， CR1 ，音）
将被复位。在CLK引脚的输出将被设置为
晶振频率。内部下拉电阻证
用一个电容， VDD上电复位。
CS
23
I
CLK
2
O
INT
20
O
RD
15
I
RESET
30
I
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