54F 74F191向上向下二进制计数器，预置和纹波时钟
1994年11月
54F 74F191
向上向下二进制计数器，预置和纹波时钟
概述
的“ F191是一个可逆模16的二进制计数器featur-
荷兰国际集团的同步计数和异步预置
预设功能允许在编程中使用的“ F191
梅布尔分频器计数使能输入终端计数
输出电压和纹波时钟输出成为可能的各种
实现多级计数器在减计数方法
荷兰国际集团模式的状态变化是由上升沿启动
时钟
特点
Y
Y
Y
Y
高速125 MHz的典型的计数频率
同步计数
异步并行加载
级联
广告
74F191PC
军事
包
数
N16E
包装说明
16引脚（ 0 300广角）模压双列直插式
16引脚的陶瓷双列直插
16引脚（ 0 150广角）模压小外形JEDEC
16引脚（ 0 300广角）模压小外形EIAJ
16引脚Cerpack
20引脚陶瓷无引线芯片载体C型
54F191DM （注2）
74F191SC （注1 ）
74F191SJ （注1 ）
54F191FM （注2）
54F191LM （注2）
J16A
M16A
M16D
W16A
E20A
注1
也可在13盘使用后缀设备
e
SCX和SJX
注2
军用级设备与环境和老化处理中使用的后缀
e
DMQB FMQB和LMQB
逻辑符号
连接图
引脚分配
DIP SOIC和Flatpak
引脚分配
对于LCC
TL F 9495-1
IEEE IEC
TL F 9495 - 2
TL F 9495 - 3
TL F 9495-4
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 9495
RRD - B30M75印制在U S A
单位荷载扇出
54F 74F
引脚名称
CE
CP
P
0
– P
3
PL
ü
Q
0
–Q
3
RC
TC
描述
计数使能输入（低电平有效）
时钟脉冲输入端（上升沿）
并行数据输入
异步并行加载输入（低电平有效）
向上向下计数控制输入
FL IP- FL运算输出
脉动时钟输出（低电平有效）
终端计数输出（高电平有效）
UL
输入I
IH
I
IL
高低电平输出I
OH
I
OL
10 30
10 10
10 10
10 10
10 10
50 33 3
50 33 3
50 33 3
20
mA
b
1 8毫安
20
mA
b
0 6毫安
20
mA
b
0 6毫安
20
mA
b
0 6毫安
20
mA
b
0 6毫安
b
1毫安20毫安
b
1毫安20毫安
b
1毫安20毫安
功能说明
在' F191是一款同步上升下降4位二进制计数器它
包含四个边沿触发的触发器与内部选通
和控制逻辑，提供单独的预置计数和
倒计时操作
每个电路具有异步并行负载能力
允许该计数器被预置到任何期望数量的
当并联负载（ PL ）输入为低电平信息压力
耳鼻喉科的并行数据输入（P
0
–P
3
）被装入
计数器和出现在Q输出该操作过
乘坐计数功能的模式表明硒
择表
在CE输入高信号抑制计数当CE是
较低的内部状态的改变是由同步启动
时钟输入方向的低到高的转变
数量是由UD的输入信号作为indi-确定
符在模式选择表CE和U D可以
改变仅是提供在任一状态的时钟
建议建立和保持时间观察
两种类型的输出被提供作为溢出溢
指标终端计数（ TC ）输出通常是低
并且当一个电路在减计数达到零变为高电平
断模式或递增计数模式中的TC达到15
那么输出将直到状态发生变化时保持高电平
无论是通过计算或预设或直到UD改变
在TC输出不应该被用作时钟信号BE-
导致它受解码尖峰
在TC信号也可用于内部，以使波纹
时钟（ RC ）输出RC输出通常是高电平时
CE为低电平和TC是高的RC输出将变低
当时钟下一变低，将保持低电平，直到
时钟变为高电平再此功能简化了设计
在显示多级计数器
图1
和
2
In
图 -
URE 1
每个RC输出作为时钟输入的下一个
更高的阶段这种配置是特别有利的
当时钟源有，因为它有限的驱动能力
驱动器只有第一阶段要防止在各个阶段计数
它仅需要抑制所述第一阶段由于高
在CE信号抑制RC输出脉冲作为指示
RC真值表这种配置的缺点
有些应用是国家升级变更之间的时序偏差
在第一级和最后一级上课这代表cumula-
时钟的延迟略去，因为它的涟漪通过前述
阶段
同时出现的引起状态变化的方法
在各个阶段中示出
图2
所有的时钟输入驱动
在平行和RC输出传播进借
在波纹的方式信号。在这种结构中，低状态
时钟的持续时间必须足够长，以允许neg-
ative持续进位借位信号，波及的边缘
到最后阶段之前的时钟变成HIGH没有
这种限制在时钟的高电平状态的持续时间
因为任何设备上的RC输出变为高电平后不久
其CP输入变为高电平
所示的CON组fi guration
科幻gure 3
避免纹波延误
与它们相关联的限制的CE输入一个给定的
级通过从组合的TC信号所形成的所有
前级需要注意的是，为了抑制计数的
使能信号必须被包含在每一个进位门的SIM-
PLE抑制方案
图1
和
2
不适BE-
引起的给定阶段的TC输出不会受到其
自己的CE
模式选择表
输入
PL
H
H
L
H
CE
L
L
X
H
ü
L
H
X
X
CP
L
L
X
X
计数
倒计时
预设（ ASYN ）
没有变化（保持）
模式
RC真值表
输入
CE
L
H
X
TC
H
X
L
CP
X
X
产量
RC
H
H
TC内部产生
H
e
高电压电平
L
e
低电压电平
X
e
非物质
L
e
低到高时钟转换
e
低脉冲
2
逻辑图
TL F 9495 - 5
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
TL F 9495 - 6
图1：N级计数器使用脉动时钟
TL F 9495 - 7
图2同步N级计数器使用脉动进位借位
TL F 9495 - 8
图3同步N级计数器与门控卡里借
3
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