54ACT825 8位D触发器
1999年2月
54ACT825
8位D触发器
概述
的' ACT825是一个8位的缓冲寄存器中。他们有时钟
启用和清除功能，这是理想的平价巴士IN-
terfacing在高性能微程序的系统。
此外，还包括多个能够允许多用CON-
控制界面。在' ACT825具有同相输出
并与AMD的Am29825完全兼容。
特点
n
n
n
n
输出源/汇24毫安
输入和输出是在相对侧上
“ ACT825具有TTL兼容的输入
标准微电路图纸（ SMD ）
- “ ACT825 ： 5962-91611
逻辑符号
IEEE / IEC
DS100254-1
DS100254-3
引脚名称
D
0
–D
7
O
0
–O
7
OE
1
， OE
2
， OE
3
EN
CLR
CP
描述
数据输入
数据输出
输出使
时钟使能
明确
时钟输入
FACT
是仙童半导体公司的商标。
三州
是美国国家半导体公司的注册商标。
1999美国国家半导体公司
DS100254
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连接图
引脚分配
对于DIP和Flatpak
引脚分配为LCC
DS100254-4
DS100254-2
功能说明
的' ACT825由八个D型边沿触发
触发器。这些器件具有三态
总线输出
系统，组织在一个宽边钉扎。除了
时钟和输出使能引脚，所述缓冲时钟（CP）和
缓冲输出使能（ OE ）是所有触发器。
触发器将存储的它们各自的D输入的状态
满足建立和保持对时间的要求
低到高CP的过渡。用OE
1
， OE
2
和OE
3
低，
触发器中的内容可在输出端。
当OE之一
1
， OE
2
或OE
3
为高电平时，输出去的
高阻抗状态。
在OE输入操作不会影响到状态
触发器。在' ACT825具有明显的（ CLR）和时钟使能
（ EN ）引脚。这些引脚是理想的奇偶校验总线接口的
高性能系统。
当CLR为低和OE是低电平时，输出为低电平。
当CLR为高电平时，数据可以被输入到触发器。
当EN为低时，对输入的数据传送到所述
在低到高的时钟跳变输出。当EN为
高电平时，输出不改变的状态，而不管
数据或时钟输入端的电压。
功能表
输入
OE
H
H
H
L
H
L
H
H
L
L
CLR
X
X
L
L
H
H
H
H
H
H
EN
L
L
X
X
H
H
L
L
L
L
CP
N
N
国内
D
n
L
H
X
X
X
X
L
H
L
H
Q
L
H
L
L
NC
NC
L
H
L
H
产量
O
Z
Z
Z
L
Z
NC
Z
Z
L
H
功能
高-Z
高-Z
明确
明确
HOLD
HOLD
负载
负载
负载
负载
X
X
X
X
N
N
N
N
H =高电压等级
L =低电压等级
X =非物质
Z =高阻抗
N
=低到高的转变
NC =无变化
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2
逻辑图
DS100254-5
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
3
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