54ACT283 4位二进制全加器与快速进
1998年9月
54ACT283
4位二进制全加器与快速进
概述
的' ACT283高速4位二进制全加器的内部
先行进位接受两个4位二进制字（A
0
–A
3
,
B
0
–B
3
）和一个进位输入（℃
0
） 。它生成的二进制和
输出（S
0
–S
3
）和进位输出（C
4
）从最显
着的位。在' ACT283将任高电平有效运作
或低电平有效的操作数（正或负逻辑）。
特点
n
n
n
n
保证最低4000V的ESD保护
输出源/汇24毫安
TTL兼容的输入
可供MIL -STD- 883
逻辑符号
引脚分配为LCC
DS100977-1
IEEE / IEC
DS100977-3
功能说明
在' ACT283增加了两个4位二进制字（A ，B）和中
进来的进位（C
0
） 。二进制和出现在求和
(S
0
–S
3
）和即将离任的进位（C
4
）输出。二进制权重
的各种输入和输出是通过下标表示
数字，代表两个大国。
2
0
(A
0
+ B
0
+ C
0
) + 2
1
(A
1
+ B
1
)
+ 2
2
(A
2
+ B
2
) + 2
3
(A
3
+ B
3
)
= S
0
+ 2S
1
+ 4S
2
+ 8S
3
+ 16C
4
其中（ + ） =加
交换等重量的输入不影响了选购
累加器。这样，C
0
, A
0
, B
0
可以任意地分配给引脚5 ，
图6和7为DIPS ，和图7，图8和9为芯片载体封装。
由于二进制加法函数的对称性， ' ACT283
既可以用于所有输入和高电平输出
（正逻辑）或与所有的输入和低电平输出
（负逻辑） 。看
图1 。
注意，如果C
0
不使用它
必须连接低电平为高电平有效逻辑或并列HIGH用于帐户
略去低逻辑。
由于销的限制，中间的携带
“ ACT283没有拿出用作输入或输出。
然而，其它装置可以被用来有效地插入一个
带入或带了进，中间阶段。
图2
示出了如何使一个3位加法器。捆绑中的操作数
和第四加法器的输入端（A
3
, B
3
）低使得S
3
DE-
悬垂只上，并且等于，进位从第三加法器。
有些使用同样的原理，
科幻gure 3
显示方式
的分割' ACT283成2位和1位加法器。该
第三阶段加法器（A
2
, B
2
, S
2
）仅仅是用来作为一种手段
让进（C
10
）信号转换成第四级（通过甲
2
和
B
2
） ，实现了进位在S第二阶段
2
.
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DS100977-4
连接图
引脚分配
对于DIP和Flatpak
DS100977-2
1998美国国家半导体公司
DS100977
功能说明
（续）
请注意，只要一
2
和B
2
是相同的，无论是高
或低，只要不影响S
2
。类似地，当甲
2
和B
2
是相同的进位到第三阶段没有影响
在开展第三阶段。
图4
示的方法
实现一个5输入的编码器，其中，所述输入是
权重相等。在接输出S
0
, S
1
和S
2
提出了一种双
进制数等于输入的数量我
1
–I
5
这是
真实的。
图5
示出了实现一个5输入的一个方法
大多数门。当三个或更多个输入端I的
1
–I
5
是
真，输出M
5
是真实的。
C
0
逻辑电平
高电平有效
低电平有效
L
0
1
A
0
L
0
1
A
1
H
1
0
A
2
L
0
1
A
3
H
1
0
B
0
H
1
0
B
1
L
0
1
B
2
L
0
1
B
3
H
1
0
S
0
H
1
0
S
1
H
1
0
S
2
L
0
1
S
3
L
0
1
C
4
H
1
0
高有效：0 + 10 + 9 = 3 + 16
低电平有效： 1 + 5 + 6 = 12 + 0
图1.活动HIGH与低电平有效解读
DS100977-5
图2. 3-位加法器
DS100977-7
图4： 5 ，输入编码器
DS100977-6
图3 2位和1位加法器
DS100977-8
图5.5输入多数门
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2
逻辑图
3
DS100977-9
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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