54AC175
54ACT175四D触发器
1998年8月
54AC175
54ACT175
QUAD D触发器
概述
的“交流/ ' ACT175是一个高速的四D触发器。 DE-的
副是一般触发器的要求,其中的时钟有用
和清除输入是常见的。在D输入的信息
看跌期权是在低到高的时钟跳变存储。两
每个触发器的真实和补充输出亲
vided 。主复位输入复位所有触发器,独立
的时钟或D投入,低的时候。
n
n
n
n
n
n
缓冲正边沿触发时钟
通用异步复位
真与补输出
输出源/汇24毫安
“ ACT175具有TTL兼容的输入
标准微电路图纸( SMD )
- “ AC175 : 5962-89552
- “ ACT175 : 5962-89693
特点
n
边沿触发的D型输入
逻辑符号
连接图
引脚分配
对于DIP和Flatpak
DS100278-1
IEEE / IEC
DS100278-3
引脚分配为LCC
DS100278-2
引脚名称
D
0
–D
3
CP
MR
Q
0
–Q
3
Q
0
–Q
3
描述
数据输入
时钟脉冲输入
主复位输入
真正的输出
补输出
DS100278-4
FACT
是仙童半导体公司的注册商标。
1998美国国家半导体公司
DS100278
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功能说明
的“交流/ ' ACT175由四个边沿触发的D触发器
与个别D输入和Q及输出。时钟和
主复位是常见的。四个触发器将存储
对低到高的时钟其个人D输入状态
( CP )的过渡,造成个别Q和Q输出跟随。
在主复位( MR)低输入将迫使所有的Q输出
低投入和Q输出时钟或数据具有自主
输入。在“ AC /' ACT175是一般的逻辑非常有用的应用
系统蒸发散,其中一个共同的主复位和时钟
可以接受的。
真值表
输入
@
t
n
,MR = H
输出
@
t
n+1
D
n
L
H
H =高电压等级
L =低电压等级
t
n
=位时钟脉冲前的时间
t
n+1
=位时钟脉冲后时间
Q
n
L
H
Q
n
H
L
逻辑图
DS100278-5
请注意,该图仅用于逻辑操作的理解提供的,不应该被用来估计的传播延迟。
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