54AC161
54ACT161同步可预置二进制计数器
1998年11月
54AC161
54ACT161
同步可预置二进制计数器
概述
在“ AC /' ACT161的高速同步模16
二进制计数器。它们是同步预置的AP-
折襞在可编程分频器和具有两种类型的
计数使能输入端加一个终端计数输出的versa-
Utility处理形成多级同步计数器。在“ AC /
“ ACT161具有异步主复位输入端，高估
乘坐其他所有输入和强制输出低电平。
n
n
n
n
n
n
同步计数和加载
高速同步扩张
125 MHz的典型计数率
输出源/汇24毫安
“ ACT161具有TTL兼容的输入
标准微电路图纸（ SMD ）
- “ AC161 ： 5962-89561
- “ ACT161 ： 5962-91722
特点
n
I
CC
减少了50％
逻辑符号
引脚名称
CEP
CET
CP
MR
P
0
–P
3
PE
Q
0
–Q
3
TC
DS100274-1
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入
异步主复位输入
并行数据输入
并行的使能输入
FL IP- FL运算输出
终端计数输出
IEEE / IEC
DS100274-2
三州
是美国国家半导体公司的注册商标。
FACT
是仙童半导体公司的商标。
1998美国国家半导体公司
DS100274
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连接图
引脚分配
对于DIP和Flatpak
终端计数（ TC ）输出为高电平时， CET为高电平
和计数器处于状态15.为了实现同步多
台柜， TC输出可与CEP使用
和CET输入两种不同的方式。
DS100274-3
引脚分配
对于LCC
图1
显示了简单的波进位的连接，在
该时钟周期必须长于CP到DE- TC
打好第一阶段，再加上累积CET为TC延误
中间阶段，加上四，六级考试，以CP建立时间
的最后阶段。这个总的延迟加上建立时间设定上
限制对时钟频率。为了更快的时钟速率，进loo-
所示kahead连接
图2
被推荐的。在
该方案通过中间阶段的纹波延迟
开始以相同的时钟，导致第一级
蜱在从最大到最小的模式，或最小值到最大值
在掉电模式，开始其最后一个周期。由于这最后的
周期需要16个时钟周期才能完成，还有充裕的时间
为波纹通过中间阶段进行。
这限制了时钟周期的关键时序是在CP为TC
延迟所述第一阶段的加在CEP到的CP的设置时间
最后阶段。在TC输出因受解码尖峰
到内部的竞争条件，因此不推荐
修补用作时钟或异步复位为
触发器，寄存器和计数器。
逻辑公式：计数使能CEP =
CET
PE
TC = Q
0
Q
1
Q
2
Q
3
CET
模式选择表
PE
X
L
DS100274-4
CET
X
X
H
L
X
CEP
X
X
H
X
L
对瑞星行动
时钟边沿（
N
)
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
H
H
H
功能说明
的“交流/ ' ACT161计数在模16的二进制序列。
从状态15 （ HHHH ），他们以递增状态0 （ LLLL ） 。该
所有触发器的时钟输入端通过一个并联驱动
时钟缓冲器。的Q输出，因此，所有的变化（除因
以主复位的' 161）发生的结果，并同步
异步的与CP输入，低到高的转变
信号。该电路具有操作的四种基本模式
化，按优先级顺序：异步复位，并行
负载，计数和保持。五控制输入 - 主复位，
平行使能（ PE ） ，计数使能并行（ CEP）和
计数使能涓流（ CET ） - 确定操作模式
化，如图所示，在模式选择表。在低信号
MR覆盖所有其它输入和异步强制所有
输出低电平。在PE低信号覆盖和计数
允许在并行数据信息（P
n
）输入为
加载到CP上的下一个上升沿触发电路。同
PE和MR高， CEP和CET许可证计数时，这两个
是HIGH 。相反，在任CEP或CET低电平信号
抑制计数。
的“交流/ ' ACT161使用D型边沿触发的触发器及
改变PE ， CEP和CET输入时的CP是的EI
疗法状态不会导致错误，只要时建议
修补建立和保持时间，对于上升沿
的CP ，观察到。
H =高电压等级
L =低电压等级
X =非物质
状态图
DS100274-5
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2
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DS100274-6
框图
4
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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