54AC163
54ACT163同步可预置二进制计数器
1998年11月
54AC163
54ACT163
同步可预置二进制计数器
概述
在“ AC /' ACT163的高速同步模16
二进制计数器。它们是同步预置的AP-
折襞在可编程分频器和具有两种类型的
计数使能输入端加一个终端计数输出的versa-
Utility处理形成多级同步计数器。在“ AC /
“ ACT163具有同步复位输入，它覆盖
计数和并行加载和允许输出是Si-所示的
multaneously复位在时钟的上升沿。
n
n
n
n
n
n
同步计数和加载
高速同步扩张
125 MHz的典型计数率
输出源/汇24毫安
“ ACT163具有TTL兼容的输入
标准微电路图纸（ SMD ）
- “ AC163 ： 5962-89582
- “ ACT163 ： 5962-91723
特点
n
I
CC
减少了50％
逻辑符号
针
名字
CEP
CET
CP
SR
P
0
–P
3
PE
Q
0
–Q
3
DS100275-1
描述
计数使能并行输入
计数使能涓流输入
时钟脉冲输入
同步复位输入
并行数据输入
平行允许输入
FL IP- FL运算输出
终端计数输出
TC
IEEE / IEC
DS100275-2
FACT
是仙童半导体公司的商标。
1998美国国家半导体公司
DS100275
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连接图
引脚分配
对于DIP和Flatpak
引脚分配
对于LCC
DS100275-3
DS100275-4
功能说明
的“交流/ ' ACT163计数在模16的二进制序列。
从状态15 （ HHHH ）是递增到状态0 （ LLLL ） 。该
所有触发器的时钟输入端通过一个并联驱动
时钟缓冲器。这样的Q输出的所有更改会出现一个重
SULT的，和同步，的低到高的转变
在CP的输入信号。该电路具有四个基本
操作模式，按优先级顺序：重新同步
集，并行加载，计数和保持。四个控制
输入 - 同步复位（ SR） ，并行使能（ PE）
计数使能并行（ CEP）和计数使能涓流
（CET） - 确定的操作模式，如图所示，在
模式选择表。在SR覆盖计数低信号
和并行加载，并允许所有输出变为低电平的
CP的下一个上升沿。在PE低信号覆盖减计数
荷兰国际集团，并允许在并行数据信息（P
n
）输入
被装载到CP上的下一个上升沿触发电路。
用PE和SR HIGH ， CEP和CET许可证计数时，
两者都高。相反，在任CEP低电平信号或
CET抑制计数。
的“交流/ ' ACT163使用D型边沿触发的触发器及
改变SR ， PE ， CEP和CET输入时的CP是
在任一状态不会导致错误，只要该消遣
ommended建立和保持时间，对于上升的
CP的边缘，观察到。
终端计数（ TC ）输出为高电平时， CET为高电平
和计数器处于状态15.为了实现同步多
台柜， TC输出可与CEP使用
和CET输入两种不同的方式。
打好第一阶段和最后一个的CEP到CP建立时间
阶段。在TC输出受到因在 - 解码尖峰
ternal竞争条件，因此不推荐
作为时钟或异步复位触发器，寄存器使用
或专柜。
逻辑公式：计数使能CEP =
CET
PE
TC = Q
0
Q
1
Q
2
Q
3
CET
模式选择表
SR
L
H
H
H
H
PE
X
L
H
H
H
CET
X
X
H
L
X
CEP
X
X
H
X
L
对瑞星行动
时钟边沿（
N
)
复位（清）
负载（P
n
→
Q
n
)
计数（递增）
没有变化（保持）
没有变化（保持）
H =高电压等级
L =低电压等级
X =非物质
状态图
图1
显示了简单的波进位的连接，在
该时钟周期必须长于CP到DE- TC
打好第一阶段，再加上累积CET为TC延误
中间阶段，加上四，六级考试，以CP建立时间
的最后阶段。这个总的延迟加上建立时间设定上
限制对时钟频率。为了更快的时钟速率，进loo-
所示kahead连接
图2
被推荐的。在
该方案通过中间阶段的纹波延迟
开始以相同的时钟，导致第一级
蜱在从最大到最小的模式，或最小值到最大值
在掉电模式，开始其最后一个周期。由于这最后的
周期需要16个时钟周期来完成，有足够的时间
纹波通过中间阶段的进展。该
这限制了时钟周期的关键时刻是CP到DE- TC
DS100275-5
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2
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DS100275-6
框图
4
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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