54283 DM74283 4位二进制全加器（带快进）
1989年6月
54283 DM74283
4位二进制全加器（带快进）
概述
该' 283高速4位二进制全加器具有内部
先行进位接受两个4位二进制字（ A0 -A3 B0-
B3）和一个进位输入（C 0 ），它们产生的二进制总和
从最输出（ S0 - S3）和进位输出（ C4 ）
显著位它们采用高电平有效或AC-
略去低操作数（正或负逻辑）
接线图
双列直插式封装
TL F 9786 - 1
订单号54283DMQB 54283FMQB或DM74283N
见NS包装数J16A N16E或W16A
引脚名称
A0–A3
B0–B3
C0
S0–S3
C4
描述
一个操作数输入
B操作数输入
进位输入
输出总和
进位输出
C
1995年全国半导体公司
TL F 9786
RRD - B30M115印制在U S A
开关特性
V
CC
E A
5 0V牛逼
A
E A
25 C（见第1波形和负载配置）
符号
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
参数
传播延迟
C0或S
n
传播延迟
A
n
或B
n
向S
n
传播延迟
C0到C4
传播延迟
A
n
或B
n
以C4
C
L
e
15 pF的
L
e
400X
民
最大
21
21
24
24
14
16
14
16
ns
ns
ns
ns
单位
功能说明
在' 283增加了两个4位二进制字（A ，B）和中
传入随身携带C0的二进制和出现在求和
（ S0 - S3）和即将离任的进位（ C4输出的二进制权重
的各种输入和输出由子表示
代表两个大国的脚本号
2
0
(A0
a
B0
a
C0)
a
2
1
(A1
a
B1)
a
2
2
(A2
a
B2)
a
2
3
(A3
a
B3)
e
S0
a
2S1
a
4S2
a
8S3
a
16C4
其中（
a
)
e
PLUS
交换等重量的输入不影响了选购
关合作因此C 0 A 0 B 0可被任意地分配给引脚
5 6和7由于该二进制加法函数的对称性
该' 283既可以用于与所有的输入和输出AC-
略去高（正逻辑）或与所有的输入和输出AC-
略去低（负逻辑），需要注意的是，如果不使用C0它必须
接低电平为高电平有效逻辑或为高电平活跃
低逻辑
例子
C0 A0 A1 A2 A3 B0 B1 B2 B3 S0 S1 S2 S3 C4
逻辑电平L L H L H H L L H H H L L H
高有效0 0 1 0 1 1 0 0 1 1 1 0 0 1
低有效1 1 0 1 0 0 1 1 0 0 0 1 1 0
高电平0
a
10
a
9
e
3
a
16
低电平有效1
a
5
a
6
e
12
a
0
由于销的限制，中间的“ 283进行
不拿出用作输入或输出但是
其它装置可以被用来有效地插入一个进位或
带来一个进位输出从一个中间阶段
图A
示出了制造一个3位加法器绑操作数的一种方式
第四加法器的输入端（ A3 B3 ）低使得S3依赖新生
凹痕ONY上等于进从第三加法器
有些使用同样的原理
图B
显示方式
除以“ 283到2位和1位加法器的第三
级加法器（ A 2 B 2 S 2）仅仅是用来作为一种手段
经由A2和获得一个进位（C10）信号转换成第四级（
B2 ） ，实现了进位S2的第二阶段
注意，只要是A2和B2是相同的，是否
高或低，他们没有影响，积极挖掘S2同样，当A2
和B2是相同的进位到第三阶段不
影响他们开展第三阶段
图C
显示
实现一个5输入编码器，其中输入法
是权重相等的输出S0 S1和S2呈现
二进制数等于输入I1的数 - I5是
真
图D
示出了实现一个5输入的一个方法
大多数门当三个或更多的输入端I1的 - I5是
真正的输出M5是真的
TL F 9786 - 3
图3位加法器
TL F 9786 - 4
图B 2位和1位加法器
3
54283 DM74283 4位二进制全加器（带快进）
1989年6月
54283 DM74283
4位二进制全加器（带快进）
概述
该' 283高速4位二进制全加器具有内部
先行进位接受两个4位二进制字（ A0 -A3 B0-
B3）和一个进位输入（C 0 ），它们产生的二进制总和
从最输出（ S0 - S3）和进位输出（ C4 ）
显著位它们采用高电平有效或AC-
略去低操作数（正或负逻辑）
接线图
双列直插式封装
TL F 9786 - 1
订单号54283DMQB 54283FMQB或DM74283N
见NS包装数J16A N16E或W16A
引脚名称
A0–A3
B0–B3
C0
S0–S3
C4
描述
一个操作数输入
B操作数输入
进位输入
输出总和
进位输出
C
1995年全国半导体公司
TL F 9786
RRD - B30M115印制在U S A
开关特性
V
CC
E A
5 0V牛逼
A
E A
25 C（见第1波形和负载配置）
符号
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
参数
传播延迟
C0或S
n
传播延迟
A
n
或B
n
向S
n
传播延迟
C0到C4
传播延迟
A
n
或B
n
以C4
C
L
e
15 pF的
L
e
400X
民
最大
21
21
24
24
14
16
14
16
ns
ns
ns
ns
单位
功能说明
在' 283增加了两个4位二进制字（A ，B）和中
传入随身携带C0的二进制和出现在求和
（ S0 - S3）和即将离任的进位（ C4输出的二进制权重
的各种输入和输出由子表示
代表两个大国的脚本号
2
0
(A0
a
B0
a
C0)
a
2
1
(A1
a
B1)
a
2
2
(A2
a
B2)
a
2
3
(A3
a
B3)
e
S0
a
2S1
a
4S2
a
8S3
a
16C4
其中（
a
)
e
PLUS
交换等重量的输入不影响了选购
关合作因此C 0 A 0 B 0可被任意地分配给引脚
5 6和7由于该二进制加法函数的对称性
该' 283既可以用于与所有的输入和输出AC-
略去高（正逻辑）或与所有的输入和输出AC-
略去低（负逻辑），需要注意的是，如果不使用C0它必须
接低电平为高电平有效逻辑或为高电平活跃
低逻辑
例子
C0 A0 A1 A2 A3 B0 B1 B2 B3 S0 S1 S2 S3 C4
逻辑电平L L H L H H L L H H H L L H
高有效0 0 1 0 1 1 0 0 1 1 1 0 0 1
低有效1 1 0 1 0 0 1 1 0 0 0 1 1 0
高电平0
a
10
a
9
e
3
a
16
低电平有效1
a
5
a
6
e
12
a
0
由于销的限制，中间的“ 283进行
不拿出用作输入或输出但是
其它装置可以被用来有效地插入一个进位或
带来一个进位输出从一个中间阶段
图A
示出了制造一个3位加法器绑操作数的一种方式
第四加法器的输入端（ A3 B3 ）低使得S3依赖新生
凹痕ONY上等于进从第三加法器
有些使用同样的原理
图B
显示方式
除以“ 283到2位和1位加法器的第三
级加法器（ A 2 B 2 S 2）仅仅是用来作为一种手段
经由A2和获得一个进位（C10）信号转换成第四级（
B2 ） ，实现了进位S2的第二阶段
注意，只要是A2和B2是相同的，是否
高或低，他们没有影响，积极挖掘S2同样，当A2
和B2是相同的进位到第三阶段不
影响他们开展第三阶段
图C
显示
实现一个5输入编码器，其中输入法
是权重相等的输出S0 S1和S2呈现
二进制数等于输入I1的数 - I5是
真
图D
示出了实现一个5输入的一个方法
大多数门当三个或更多的输入端I1的 - I5是
真正的输出M5是真的
TL F 9786 - 3
图3位加法器
TL F 9786 - 4
图B 2位和1位加法器
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