Si550
P
L I M I N A R
D
助教
S
ê （E T）
V
0 1 TA摹ê
- C
NT· R 0 L L E D
C
R的TA L
O
S·C I L L A T O服务
（V CX O）
10毫亨
T O服务
1.4克
Z
特点
适用于任何速率输出
从10MHz到频率
945 MHz和频率的选择
1.4 GHz的
第三代DSPLL
同
卓越的抖动性能
3倍优于频率稳定度
基于SAW的振荡器
内部固定晶振频率
确保高可靠性和低
老化
可用CMOS ， LVPECL ，
LVDS ， CML &输出
3.3 ， 2.5 ，和1.8 V电源选项
行业标准的5× 7毫米
封装和引脚排列，
无铅/符合RoHS标准
Si5602
订货信息：
见第8页。
应用
SONET / SDH的
xDSL的
万兆以太网LAN / WAN
低抖动时钟发生器
光模块
时钟和数据恢复
引脚分配：
见第7页。
（ TOP VIEW ）
V
C
1
2
3
6
5
4
V
DD
描述
该Si550 VCXO采用Silicon Laboratories的DSPLL先进
电路
提供一种低抖动时钟在高频率。该Si550可与
任何速率输出频率为10至945兆赫和选定的频率，以
1400兆赫。不同于传统的VCXO的，其中需要一个不同的晶体
每一个输出频率， Si550使用一个固定的晶体，以提供一个宽
范围的输出频率。该IC为基础的方法可以让水晶
谐振器提供卓越的频率稳定性和可靠性。在
此外， DSPLL时钟合成提供优越的电源噪声抑制，
简化了产生低抖动时钟在嘈杂环境中的任务
通常在通信系统中。该Si550基于IC的VCXO是
工厂配置为各种各样的用户规范，包括
频率，电源电压，输出格式，调谐斜率，和温度
稳定。具体的配置是厂家在出厂时编程，
从而消除了与定制振荡器相关的交货时间长。
OE
GND
CLK “
CLK +
功能框图
V
DD
CLK “
CLK +
固定
频率
XO
任意速率
10-1400兆赫
DSPLL
时钟合成
ADC
Vc
OE
GND
初步版本0.3 4/06
版权所有 2006年由Silicon Laboratories公司
Si550
此信息适用于正在研发的产品。其特点和规格如有变更，恕不另行通知。
Si550
1.电气连接特定的阳离子
表1.推荐工作条件
参数
电源电压
1
符号
V
DD
测试条件
3.3 V选项
2.5 V选项
1.8 V选项
电源电流
I
DD
输出启用
三态模式
输出使能（ OE ）
2
V
IH
V
IL
工作温度范围
T
A
民
2.97
2.25
1.71
—
—
0.75× V
DD
—
–40
典型值
3.3
2.5
1.8
90
60
—
—
—
最大
3.63
2.75
1.89
—
—
—
0.5
85
mA
V
单位
V
C
注意事项：
1.
部件编号指定的可选参数。参见第8页上的第3 "Ordering Information"进一步的细节。
2.
OE引脚包括一个17 kΩ的上拉电阻连接到VDD 。拉OE接地会导致输出三态。
表2. V
C
控制电压输入
参数
控制电压调整斜率
1,2,3
符号
K
V
测试条件
1090 ％的V
DD
民
—
典型值
45
90
135
180
±1
±5
10.0
—
3/8 x垂直
DD
最大
—
单位
PPM / V
控制电压线性
4
L
VC
BSL
增量
–5
–10
9.3
500
+5
+10
10.7
—
—
V
DD
%
千赫
k
V
V
调制带宽
V
C
输入阻抗
额定控制电压
控制电压调整范围
BW
Z
VC
V
cnom
V
C
@ f
O
—
0
注意事项：
1.
正斜率;部件编号可选择的选项。参见第3节"Ordering Information"第8页。
2.
为了获得最佳的抖动和相位噪声性能，总是选择最小
V
满足应用程序的最小四月
要求。请参阅“ AN266 ： VCXO控制斜率（K
V
） ，稳定性和绝对拉范围（ APR） “的详细信息。
3.
K
V
变化是典型值的± 28％。
4.
BSL的偏差来确定的最佳直线拟合与V
C
从10到90 ％的V
DD
。斜率增量
与V确定
C
从10到90 ％的V
DD
.
2
初步修订版0.3
Si550
表3. CLK ±输出频率特性
参数
标称频率
1,2,3
符号
f
O
测试条件
LVDS / CML / LVPECL
CMOS
温度稳定性
1,4
f/f
O
T
A
= -40 + 85℃
民
10
10
–20
–50
–100
±25
频率漂移
15年生活。
t
OSC
典型值
—
—
—
—
—
—
—
—
最大
945
160
+20
+50
+100
±150
±10
10
单位
兆赫
PPM
PPM
PPM
ms
绝对拉范围
1,4
老化
电时间
5
APR
—
—
注意事项：
1.
参见第8页上的第3 "Ordering Information"进一步的细节。
2.
部件编号指定在订购时。在频率也可从970到1134 MHz和1213年至1417年兆赫。
3.
标称输出频率为V设置
cnom
= 3/8 x垂直
DD
.
4.
部件编号指定的可选参数。
5.
从电源或三态模式到f时间
O
.
表4. CLK ±输出电平与对称
参数
LVPECL输出选项
1
符号
V
O
V
OD
V
SE
测试条件
中级
摆动（DI FF ）
摆动（单端）
中级
摆动（DI FF ）
民
V
DD
– 1.42
1.1
0.5
1.125
0.32
典型值
—
最大
V
DD
– 1.25
1.9
0.93
1.275
0.50
单位
V
V
PP
V
PP
V
V
PP
—
—
1.20
0.40
LVDS输出选项
2
V
O
V
OD
CML输出选项
2
V
O
V
OD
中级
摇摆
（ DIFF ）
I
OH
= 32毫安
I
OL
= 32毫安
—
0.70
0.8× V
DD
V
DD
– 0.75
0.95
—
—
—
1
—
1.20
V
DD
V
V
PP
V
CMOS输出选项
3
V
OH
V
OL
—
—
—
0.4
350
—
上升/下降时间（20 /80％ ）
t
R,
t
F
LVPECL / LVDS / CML
CMOS与CL = 15 pF的
ps
ns
初步修订版0.3
3
Si550
表4. CLK ±输出色阶和对称性（续）
参数
对称性（占空比）
符号
符号
测试条件
LVPECL ：
LVDS ：
CMOS ：
V
DD
- 1.3 V （差异）
1.25 V （差异）
V
DD
/2
民
45
典型值
—
最大
55
单位
%
注意事项：
1.
50
到V
DD
– 2.0 V.
2.
R
TERM
= 100
（差分） 。
3.
C
L
= 15 pF的
表5. CLK ±输出相位抖动
参数
相位抖动（ RMS）
1,2,3
适用于F
OUT
> 500兆赫
符号
测试条件
KV = 45 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 90 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 135 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 180 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
相位抖动（ RMS）
1,2,3
适用于F
OUT
125至500兆赫的
民
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
典型值
0.35
0.38
0.43
0.41
0.52
0.46
0.64
0.52
0.42
0.58
0.48
0.60
0.57
0.64
0.67
0.68
最大
—
—
—
—
—
—
—
—
ps
—
—
—
—
—
—
—
—
单位
ps
φ
J
φ
J
KV = 45 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 90 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 135 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
KV = 180 PPM / V
12 kHz至20 MHz的（ OC- 48 ）
50 kHz至80 MHz的（ OC -192 ）
注意事项：
1.
差分模式： LVPECL / LVDS / CML 。请参考AN255 ， AN256和AN266了解更多信息。
2.
为了获得最佳的抖动和相位噪声性能，总是选择最小
V
满足应用程序的最小四月
要求。请参阅“ AN266 ： VCXO控制斜率（K
V
） ，稳定性和绝对拉范围（ APR） “的详细信息。
3.
请参阅“ AN255 ：更换与Si550 VCXO 622 MHz的VCSO设备”比较突出的电源
Si55x的抑制（PSR ）的优势与基于SAW的解决方案。
4
初步修订版0.3
Si550
表6. CLK ±输出周期抖动
参数
周期抖动*
适用于F
OUT
< 160兆赫
符号
J
每
测试条件
RMS
峰 - 峰值
民
—
—
典型值
2
14
最大
—
—
单位
ps
*注意：
任何输出模式，包括CMOS ， LVPECL ， LVDS ， CML 。 N = 1000次。
表7. CLK ±输出相位噪声（典型值）
CON组fi guration
f
C
K
V
产量
Offest频率（f ）
100赫兹
1千赫
10千赫
100千赫
1兆赫
10兆赫
100兆赫
–94
–117
–128
–135
–138
–143
不适用
74.25 MHz的
45 PPM / V
CMOS
L
(f)
–74
–98
–112
–122
–134
–144
–147
–77
–101
–114
–118
–128
–144
–147
300兆赫
90 PPM / V
LVPECL
622.08兆赫
45 PPM / V
LVPECL
单位
dBc的/赫兹
初步修订版0.3
5
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