3D7323
单片三
固定延迟线
（系列3D7323 ）
特点
全硅，低功耗CMOS技术
TTL / CMOS兼容输入和输出
气相，红外，波焊
自动插入（ DIP PKG ）。
低接地反弹噪声
前沿和后沿的精度
延时范围：
6至6000ns
时延容限：
2％或1.0ns
温度稳定性：
±3%
典型值（ -40℃至85℃ ）
VDD稳定：
±1%
典型（ 4.75V至5.25V ）
最小输入脉冲宽度：
总量的20％
延迟
14引脚DIP可作为简易替换为
混合延迟线
I1
I2
I3
GND
1
2
3
4
8
7
6
5
套餐
VDD
O1
O2
O3
I1
N / C
I2
N / C
I3
N / C
GND
1
2
3
4
5
6
7
14
13
12
11
10
9
8
VDD
N / C
O1
N / C
O2
N / C
O3
3D7323M DIP
3D7323H鸥翼
I1
I2
I3
GND
1
2
3
4
8
7
6
5
VDD
O1
O2
O3
3D7323Z SOIC
（ 150密耳）
3D7323 DIP
3D7323G鸥翼
3D7323K未使用的引脚
删除
对于机械尺寸，单击
这里
.
对于包装标识的详细信息，请单击
这里
.
功能说明
该3D7323三重延迟线产品系列包括固定延迟
CMOS集成电路。每个包包含三个匹配，
独立延迟线。延迟值的范围可以从通过为6ns
6000ns 。该输入再生无反转输出，
错开时间为每个用户指定的破折号编号。该3D7323
是TTL和CMOS兼容，能够驱动10 74LS型
载荷和特征都rising-和下降沿精度。
引脚说明
I1
I2
I3
O1
O2
O3
VDD
GND
N / C
延迟线输入1
延迟线输入2
延迟线输入3
延迟线1输出
延迟线2输出
延迟线3输出
+5伏
地
无连接
的全CMOS 3D7323集成电路已被设计成一个
可靠，经济的替代混合TTL固定的延时线。这是
在标准的8引脚自动插入DIP和节省空间的表面贴装提供8引脚SOIC封装。
表1 ： PART号的说明
DIP-8
3D7323M
3D7323H
-6
-8
-10
-15
-20
-25
-30
-40
-50
-100
-200
-500
-1000
-6000
注意：
产品型号
SOIC-8
DIP-14
3D7323Z
3D7323
3D7323G
-6
-6
-8
-8
-10
-10
-15
-15
-20
-20
-25
-25
-30
-30
-40
-40
-50
-50
-100
-100
-200
-200
-500
-500
-1000
-1000
-6000
-6000
DIP-14
3D7323K
-6
-8
-10
-15
-20
-25
-30
-40
-50
-100
-200
-500
-1000
-6000
延迟
每行
（纳秒）
6
±
1.0
8
±
1.0
10
±
1.0
15
±
1.0
20
±
1.0
25
±
1.0
30
±
1.0
40
±
1.0
50
±
1.0
100
±
2.0
200
±
4.0
500
±
10.0
1000
±
20
6000
±120
最大工作
频率
55.5兆赫
41.6兆赫
33.3兆赫
22.2兆赫
16.7兆赫
13.3兆赫
11.1兆赫
8.33兆赫
6.67兆赫
3.33兆赫
1.67兆赫
0.67兆赫
0.33兆赫
0.05兆赫
输入的限制
绝对最大
min工作
歌剧院。频率。
脉冲宽度
125.0兆赫
111.0兆赫
100.0兆赫
100.0兆赫
100.0兆赫
83.3兆赫
71.4兆赫
62.5兆赫
50.0兆赫
25.0兆赫
12.5兆赫
5.00兆赫
2.50兆赫
0.42兆赫
9.0纳秒
12.0纳秒
15.0纳秒
22.5纳秒
30.0纳秒
37.5纳秒
45.0纳秒
60.0纳秒
75.0纳秒
150.0纳秒
300.0纳秒
750.0纳秒
1500.0 NS
9000.0 NS
绝对最小值
歌剧院。 P.W.
4.0纳秒
4.5纳秒
5.0纳秒
5.0纳秒
5.0纳秒
6.0纳秒
7.0纳秒
8.0纳秒
10.0纳秒
20.0纳秒
40.0纳秒
100.0纳秒
200.0纳秒
1200.0 NS
10 6000未显示纳秒之间的任何延迟也可用。
2006
数据延时器
文档＃ 06015
5/10/2006
数据延迟设备， INC 。
3山。展望大道。克利夫顿，新泽西州07013
1
3D7323
应用注释（续）
自定义的参考标志
确定
预期频率和操作占空比。
该装置的编程的延迟精确度是
保证的，因此，只对用户指定的
输入特性。小输入脉冲宽度
变化有关的选定的脉冲宽度将仅
轻微影响编程的延迟
准确度，如果在所有。
然而，强烈
建议的工程技术人员在
数据延迟器件进行咨询。
电路，以减少引起的延迟变化
在电源波动和/或
温度。
该
导热系数
被减小到
300
PPM / C ，
这相当于一个变型中，多
在-40℃至85℃的工作范围内，对
±3%
从
常温延迟设置和/或
1.0ns,
以较高者为准。该
电源
系数
减小，在4.75V至5.25V
操作范围内，以
±1%
在延迟设置
标称5.0VDC电源和/或
2.0ns,
以较高者为准。
至关重要的是，该
电源引脚充分绕过
并过滤。此外，电源总线
应尽可能低的阻抗的
建设成为可能。电源平面的
首选。
电源和
考虑温度因素
CMOS集成电路中的延迟是强烈
依赖于电源和温度。
单片3D7323可编程延迟线
利用新的和创新的赔偿
设备的特定连接的阳离子
表2 ：绝对最大额定值
参数
直流电源电压
输入引脚电压
输入引脚电流
储存温度
焊接温度
符号
V
DD
V
IN
I
IN
T
STRG
T
领导
民
-0.3
-0.3
-1.0
-55
最大
7.0
V
DD
+0.3
1.0
150
300
单位
V
V
mA
C
C
笔记
25C
10秒
表3 ： DC电气特性
（ -40℃至85℃ ， 4.75V至5.25V ）
参数
静态电源电流*
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
高电平输出电流
低电平输出电流
输出上升&下降时间
符号
I
DD
V
IH
V
IL
I
IH
I
IL
I
OH
I
OL
T
R
＆放大器;牛逼
F
民
2.0
-1
-1
0.8
1
1
-4.0
最大
5
单位
mA
V
V
A
A
mA
mA
2
ns
笔记
4.0
V
IH
= V
DD
V
IL
= 0V
V
DD
= 4.75V
V
OH
= 2.4V
V
DD
= 4.75V
V
OL
= 0.4V
C
LD
= 5 pF的
*I
DD
（动态） = 3 * C
LD
* V
DD
* F
其中：C
LD
=平均电容负载/线路（ PF ）
F =输入频率（GHz）
输入电容= 10pF的典型
输出负载电容（C
LD
） = 25 PF最大
文档＃ 06015
5/10/2006
数据延迟设备， INC 。
3山。展望大道。克利夫顿，新泽西州07013
3
3D7323
硅延迟线自动化测试
测试条件
输入：
环境温度：
25
o
C
±
3
o
C
电源电压（VCC ） ：
5.0V
±
0.1V
输入脉冲：
高= 3.0V
±
0.1V
低= 0.0V
±
0.1V
源阻抗：
50Ω最大。
上升/下降时间：
3.0 ns（最大值） 。 （测
0.6V和2.4V之间）
脉冲宽度：
PW
IN
= 1.25×总延时
期限：
每
IN
= 2.5×总延时
输出：
R
负载
:
C
负载
:
门槛：
10K
±
10%
5pf
±
10%
1.5V （瑞星&下降）
设备
下
TEST
10K
5pf
数字
范围
470
注意：
上述条件是仅用于测试，并且不以任何方式限制该装置的操作。
电脑
系统
打印机
REF
脉冲
发电机
OUT
TRIG
下IN1设备
被测件（DUT ）
IN2
IN3
OUT1
OUT2
OUT3
IN
TRIG
数字示波器/
时间间隔计数器
图2 ：测试设置
每
IN
PW
IN
t
上升
输入
信号
2.4V
1.5V
0.6V
t
秋天
V
IH
2.4V
1.5V
0.6V
V
IL
t
PHL
t
PLH
产量
信号
1.5V
V
OH
1.5V
V
OL
图3 ：时序图
文档＃ 06015
5/10/2006
数据延迟设备， INC 。
联系电话： 973-773-2299
传真： 973-773-9672
http://www.datadelay.com
4
