3D3418
单片8-BIT
可编程延迟线
(系列3D3418 - 低噪音)
特点
套餐
全硅,低功耗的3.3V CMOS技术
1
VDD
IN
16
气相,红外,波焊
2
OUT
AE
15
自动插入( DIP PKG )。
3
MD
SO/P0
14
低接地反弹噪声
IN
1
16
4
P7
P1
13
AE
2
15
前沿和后沿的精度
SO/P0
3
14
5
P6
P2
12
增量范围:
0.25至7.5ns
P1
4
13
6
SC
P3
11
P2
5
12
时延容限:
1% (见表1)
P3
6
11
7
P5
P4
10
P4
7
10
温度稳定性:
±3%
典型的( 0℃ 70℃ )
GND
8
9
VDD稳定:
±1%
典型的( 3.0V - 3.6V )
8
SI
GND
9
3D3418S SOL
静态的Idd :
1.3毫安典型
3D3418 DIP
( 300密耳)
最小输入脉冲宽度:
总量的10%
3D3418G鸥翼型
延迟
通过3线串行或8位并行接口进行编程
对于机械尺寸,单击
这里
.
VDD
OUT
MD
P7
P6
SC
P5
SI
功能说明
该3D3418可编程的8位硅延迟线产品系列
由8位用户可编程的CMOS硅集成
电路。延迟值,通过串行或并行编程的任一
接口,可变化范围从250PS超过255相等步
为7.5ns (含) 。单位有一个典型的固有(地址0 )
20ns的延迟(见表1 ) 。在输入再生输出
无反转,移位时按照用户选择。该
3D3418是CMOS兼容,并同时具有rising-和
下降沿精度。
引脚说明
IN
OUT
MD
AE
P0-P7
SC
SI
SO
VDD
GND
信号输入
信号输出
模式选择
地址启用
并行数据输入
串行时钟
串行数据输入
串行数据输出
+3.3伏
地
的全CMOS 3D3418集成电路已被设计成一个
可靠,经济的替代混合TTL可编程延时线。它被提供在一个标准的16针
自动插入DIP和节省空间的表面贴装16引脚SOIC封装。
表1 : PART号的说明
部分
数
3D3418-0.25
3D3418-0.5
3D3418-1
3D3418-2
3D3418-3
3D3418-4
3D3418-5
3D3418-7.5
延误和公差
STEP 0
延迟(ns )
19.5
±
3.0
19.5
±
3.0
19.5
±
3.0
20.0
±
3.5
20.0
±
3.5
20.0
±
3.5
20.0
±
3.5
20.5
±
3.5
步骤255
延迟(ns )
83.25
±
4.0
147.0
±
4.0
274.5
±
5.0
530.0
±
6.0
785.0
±
8.0
1040
±
9.0
1295
±
10
1933
±
15
延迟
增量( NS )
0.25
±
0.15
0.50
±
0.25
1.00
±
0.50
2.00
±
1.00
3.00
±
1.50
4.00
±
2.00
5.00
±
2.50
7.50
±
3.75
最大工作
频率
6.25兆赫
3.15兆赫
1.56兆赫
0.78兆赫
0.52兆赫
0.39兆赫
0.31兆赫
0.21兆赫
输入的限制
绝对最大
歌剧院频率
90兆赫
45兆赫
22 MHZ
11兆赫
7.5兆赫
5.5兆赫
4.4兆赫
2.9兆赫
min工作
P.W.
80.0纳秒
160.0纳秒
320.0纳秒
640.0纳秒
960.0纳秒
1280.0 NS
1600.0 NS
2400.0 NS
绝对最小值
歌剧院P.W.
5.5纳秒
11.0纳秒
22.0纳秒
44.0纳秒
66.0纳秒
88.0纳秒
110.0纳秒
165.0纳秒
注: 0.25和7.5纳秒之间没有任何延迟增量显示也可以。
所有延迟参考输入引脚
2002
数据延时器
文档# 02006
10/28/02
数据延迟设备, INC 。
3山。展望大道。克利夫顿,新泽西州07013
1
3D3418
应用注释(续)
灵活3D3418架构可
利用来符合这些要求更高
用户口述的精度的限制。然而,为了
促进生产和设备标识,
该
部件编号将包括一个自定义的参考
代号
识别要求用户
准确度规格和工作条件。
我们强烈建议
工程人员在数据延迟器件
进行咨询。
为了确保杂散输出不
发生时,至关重要的是,该输入信号是空闲
前(保持高或低),很短的时间
更新程序的延迟。这个持续时间是
由最大可编程延迟给出。
满足这一要求使得延迟线
以“清”本身的虚假边缘。当新的
装入地址时,输入信号就可以开始
后一开关(和新的延迟将是有效的)
时间由下式给出
t
PDV
or
t
EDV
(见下文) 。
电源和
考虑温度因素
CMOS集成电路中的延迟是强烈
依赖于电源和温度。
单片3D3418可编程延迟线
利用新的和创新的赔偿
电路,以减少引起的延迟变化
在电源波动和/或
温度。
该
导热系数
被减小到
600
PPM / C ,
这相当于一个变型中,多
在0℃ 70℃工作范围内,
±3%
从
室温延迟设置。该
动力
供应系数
减小,在3.0V-
3.6V工作范围,以
±1%
延迟的
设置在标称3.3VDC电源
和/或
±2ns,
以较高者为准。
至关重要的是,电源引脚是
适当地绕过,并且过滤。此外,
电源总线应尽可能低一个的
阻抗建设成为可能。动力
面是优选的。
编程的延迟(地址)
接口
图1
示的主要功能模块
该3D3418延时程序界面。自从
3D3418是一款CMOS的设计中,所有未使用的输入引脚
必须返回到明确定义的逻辑电平,
VCC或地。
透明并行模式
( MD = 1 , AE = 1 )
这八个项目引脚P0 - P7直接控制
输出延迟。上的一个或多个的变化
该计划
引脚将反映在之后的输出延迟
时间
t
PDV
,如图
图2中。
寄存器是
如果编程数据汇流排需要。
锁存并行模式
( MD = 1 , AE脉冲)
这八个项目引脚P0 - P7被加载
落入允许脉冲的边缘,如图
网络连接gure 3 。
在延迟值每次改变后,
建立时间
t
EDV
需要之前的输入是
准确的延迟。
编程的延迟(地址)
更新
延迟线是一个存储装置。据卖场
一时间等于存在于所述输入信息
至延迟设置在呈现之前
输出以最小的失真。该3D3418 8位
可编程延迟线可表示为
256串行连接的延迟元件
(单独
讨论
由编程
数据),每个能够存储数据的时间的
等于设备递增(步骤时间)。该
延迟行存储器属性,与结合
的业务需求“瞬间”
连接的处理的延迟元件
数据编程到输出端,可注入
伪信息到输出数据流中。
串行模式( MD = 0 )
同时观察数据设置(T
DSC
)和数据保持
(t
DHC
)的要求,定时数据是在加载
MSB到LSB的顺序由时钟的上升沿
(SC ),而所述使能( AE)是高,如图
图4中。
使能(AE)的下降沿
激活,这反映了新的延迟值
在经过时间沉淀的输出
t
EDV
。因为数据是
移入串行数据输入(SI)中,以前的
8位的输入寄存器的内容被移出
串行输出端口引脚( SO )的MSB到LSB的
秩序,从而使多个级联
通过连接串行输出引脚器件( SO )
前述设备的串行数据输入的
文档# 02006
10/28/02
数据延迟设备, INC 。
3山。展望大道。克利夫顿,新泽西州07013
3
3D3418
应用注释(续)
销(SI)的后续设备的,如图
图5中。
串行数据中的比特的总数
级联配置必须八倍
数的单位,各组的8位的
必须以MSB到LSB顺序发送。
要启动串行读取,使能( AE )驱动
高。过了一段时间
t
EQV
,第7位(MSB)是在有效
串行输出端口引脚( SO ) 。在第一个崛起
串行时钟(SC)的边缘,第7位被装入
在串行数据输入管脚的值存在( SI)的
而第6位给出的串行输出引脚
信号
IN
( SO ) 。为了获取剩余的位7的更多
上升沿必须在串行生成
时钟线。读操作是破坏性的。
因此,如果期望的原始延迟
设定保持不变,读出的数据必须是
写回设备(多个)之前,使能
( AE )引脚被拉低。
3脚,如果不使用,
必须允许浮动
如果
设备被配置在串行编程
模式。
可编程
延迟线
输出信号OUT
地址启用
AE
LATCH
8位的输入
注册
SO
串行输出
串行输入SI
移位时钟
模式选择
SC
MD
P0
P1
P2
P3
P4
P5
P6
P7
并行输入
图1 :功能框图。
并行
输入
P0-P7
延迟
时间
以前的值
新价值
t
PDX
以前的值
t
PDV
新价值
图2 :非锁存并行模式( MD = 1 , AE = 1 )
t
EW
启用
(AE)
并行
输入
P0-P7
延迟
时间
以前的值
t
DSE
新价值
t
DHE
t
EDV
新价值
t
EDX
图3 :锁存并行模式( MD = 1 )
文档# 02006
10/28/02
数据延迟设备, INC 。
联系电话: 973-773-2299
传真: 973-773-9672
http://www.datadelay.com
4
3D3418
单片8-BIT
可编程延迟线
(系列3D3418 - 低噪音)
特点
套餐
全硅,低功耗的3.3V CMOS技术
1
VDD
IN
16
气相,红外,波焊
2
OUT
AE
15
自动插入( DIP PKG )。
3
MD
SO/P0
14
低接地反弹噪声
IN
1
16
4
P7
P1
13
AE
2
15
前沿和后沿的精度
SO/P0
3
14
5
P6
P2
12
增量范围:
0.25至7.5ns
P1
4
13
6
SC
P3
11
P2
5
12
时延容限:
1% (见表1)
P3
6
11
7
P5
P4
10
P4
7
10
温度稳定性:
±3%
典型的( 0℃ 70℃ )
GND
8
9
VDD稳定:
±1%
典型的( 3.0V - 3.6V )
8
SI
GND
9
3D3418S SOL
静态的Idd :
1.3毫安典型
3D3418 DIP
( 300密耳)
最小输入脉冲宽度:
总量的10%
3D3418G鸥翼型
延迟
通过3线串行或8位并行接口进行编程
对于机械尺寸,单击
这里
.
VDD
OUT
MD
P7
P6
SC
P5
SI
功能说明
该3D3418可编程的8位硅延迟线产品系列
由8位用户可编程的CMOS硅集成
电路。延迟值,通过串行或并行编程的任一
接口,可变化范围从250PS超过255相等步
为7.5ns (含) 。单位有一个典型的固有(地址0 )
20ns的延迟(见表1 ) 。在输入再生输出
无反转,移位时按照用户选择。该
3D3418是CMOS兼容,并同时具有rising-和
下降沿精度。
引脚说明
IN
OUT
MD
AE
P0-P7
SC
SI
SO
VDD
GND
信号输入
信号输出
模式选择
地址启用
并行数据输入
串行时钟
串行数据输入
串行数据输出
+3.3伏
地
的全CMOS 3D3418集成电路已被设计成一个
可靠,经济的替代混合TTL可编程延时线。它被提供在一个标准的16针
自动插入DIP和节省空间的表面贴装16引脚SOIC封装。
表1 : PART号的说明
部分
数
3D3418-0.25
3D3418-0.5
3D3418-1
3D3418-2
3D3418-3
3D3418-4
3D3418-5
3D3418-7.5
延误和公差
STEP 0
延迟(ns )
19.5
±
3.0
19.5
±
3.0
19.5
±
3.0
20.0
±
3.5
20.0
±
3.5
20.0
±
3.5
20.0
±
3.5
20.5
±
3.5
步骤255
延迟(ns )
83.25
±
4.0
147.0
±
4.0
274.5
±
5.0
530.0
±
6.0
785.0
±
8.0
1040
±
9.0
1295
±
10
1933
±
15
延迟
增量( NS )
0.25
±
0.15
0.50
±
0.25
1.00
±
0.50
2.00
±
1.00
3.00
±
1.50
4.00
±
2.00
5.00
±
2.50
7.50
±
3.75
最大工作
频率
6.25兆赫
3.15兆赫
1.56兆赫
0.78兆赫
0.52兆赫
0.39兆赫
0.31兆赫
0.21兆赫
输入的限制
绝对最大
歌剧院频率
90兆赫
45兆赫
22 MHZ
11兆赫
7.5兆赫
5.5兆赫
4.4兆赫
2.9兆赫
min工作
P.W.
80.0纳秒
160.0纳秒
320.0纳秒
640.0纳秒
960.0纳秒
1280.0 NS
1600.0 NS
2400.0 NS
绝对最小值
歌剧院P.W.
5.5纳秒
11.0纳秒
22.0纳秒
44.0纳秒
66.0纳秒
88.0纳秒
110.0纳秒
165.0纳秒
注: 0.25和7.5纳秒之间没有任何延迟增量显示也可以。
所有延迟参考输入引脚
2002
数据延时器
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10/28/02
数据延迟设备, INC 。
3山。展望大道。克利夫顿,新泽西州07013
1
3D3418
应用注释(续)
灵活3D3418架构可
利用来符合这些要求更高
用户口述的精度的限制。然而,为了
促进生产和设备标识,
该
部件编号将包括一个自定义的参考
代号
识别要求用户
准确度规格和工作条件。
我们强烈建议
工程人员在数据延迟器件
进行咨询。
为了确保杂散输出不
发生时,至关重要的是,该输入信号是空闲
前(保持高或低),很短的时间
更新程序的延迟。这个持续时间是
由最大可编程延迟给出。
满足这一要求使得延迟线
以“清”本身的虚假边缘。当新的
装入地址时,输入信号就可以开始
后一开关(和新的延迟将是有效的)
时间由下式给出
t
PDV
or
t
EDV
(见下文) 。
电源和
考虑温度因素
CMOS集成电路中的延迟是强烈
依赖于电源和温度。
单片3D3418可编程延迟线
利用新的和创新的赔偿
电路,以减少引起的延迟变化
在电源波动和/或
温度。
该
导热系数
被减小到
600
PPM / C ,
这相当于一个变型中,多
在0℃ 70℃工作范围内,
±3%
从
室温延迟设置。该
动力
供应系数
减小,在3.0V-
3.6V工作范围,以
±1%
延迟的
设置在标称3.3VDC电源
和/或
±2ns,
以较高者为准。
至关重要的是,电源引脚是
适当地绕过,并且过滤。此外,
电源总线应尽可能低一个的
阻抗建设成为可能。动力
面是优选的。
编程的延迟(地址)
接口
图1
示的主要功能模块
该3D3418延时程序界面。自从
3D3418是一款CMOS的设计中,所有未使用的输入引脚
必须返回到明确定义的逻辑电平,
VCC或地。
透明并行模式
( MD = 1 , AE = 1 )
这八个项目引脚P0 - P7直接控制
输出延迟。上的一个或多个的变化
该计划
引脚将反映在之后的输出延迟
时间
t
PDV
,如图
图2中。
寄存器是
如果编程数据汇流排需要。
锁存并行模式
( MD = 1 , AE脉冲)
这八个项目引脚P0 - P7被加载
落入允许脉冲的边缘,如图
网络连接gure 3 。
在延迟值每次改变后,
建立时间
t
EDV
需要之前的输入是
准确的延迟。
编程的延迟(地址)
更新
延迟线是一个存储装置。据卖场
一时间等于存在于所述输入信息
至延迟设置在呈现之前
输出以最小的失真。该3D3418 8位
可编程延迟线可表示为
256串行连接的延迟元件
(单独
讨论
由编程
数据),每个能够存储数据的时间的
等于设备递增(步骤时间)。该
延迟行存储器属性,与结合
的业务需求“瞬间”
连接的处理的延迟元件
数据编程到输出端,可注入
伪信息到输出数据流中。
串行模式( MD = 0 )
同时观察数据设置(T
DSC
)和数据保持
(t
DHC
)的要求,定时数据是在加载
MSB到LSB的顺序由时钟的上升沿
(SC ),而所述使能( AE)是高,如图
图4中。
使能(AE)的下降沿
激活,这反映了新的延迟值
在经过时间沉淀的输出
t
EDV
。因为数据是
移入串行数据输入(SI)中,以前的
8位的输入寄存器的内容被移出
串行输出端口引脚( SO )的MSB到LSB的
秩序,从而使多个级联
通过连接串行输出引脚器件( SO )
前述设备的串行数据输入的
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3
3D3418
应用注释(续)
销(SI)的后续设备的,如图
图5中。
串行数据中的比特的总数
级联配置必须八倍
数的单位,各组的8位的
必须以MSB到LSB顺序发送。
要启动串行读取,使能( AE )驱动
高。过了一段时间
t
EQV
,第7位(MSB)是在有效
串行输出端口引脚( SO ) 。在第一个崛起
串行时钟(SC)的边缘,第7位被装入
在串行数据输入管脚的值存在( SI)的
而第6位给出的串行输出引脚
信号
IN
( SO ) 。为了获取剩余的位7的更多
上升沿必须在串行生成
时钟线。读操作是破坏性的。
因此,如果期望的原始延迟
设定保持不变,读出的数据必须是
写回设备(多个)之前,使能
( AE )引脚被拉低。
3脚,如果不使用,
必须允许浮动
如果
设备被配置在串行编程
模式。
可编程
延迟线
输出信号OUT
地址启用
AE
LATCH
8位的输入
注册
SO
串行输出
串行输入SI
移位时钟
模式选择
SC
MD
P0
P1
P2
P3
P4
P5
P6
P7
并行输入
图1 :功能框图。
并行
输入
P0-P7
延迟
时间
以前的值
新价值
t
PDX
以前的值
t
PDV
新价值
图2 :非锁存并行模式( MD = 1 , AE = 1 )
t
EW
启用
(AE)
并行
输入
P0-P7
延迟
时间
以前的值
t
DSE
新价值
t
DHE
t
EDV
新价值
t
EDX
图3 :锁存并行模式( MD = 1 )
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联系电话: 973-773-2299
传真: 973-773-9672
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