产品speci fi cation
PE3336
产品说明
百富勤的PE3336是一款高性能的整数N分频PLL
能频率合成高达3000 MHz的。该
该PE3336卓越的相位噪声性能使得它
应用的理想选择，如LMDS / MMDS / WLL
基站和苛刻的地面系统。
该PE3336配有10/11双模分频器，
计数器和相位比较器，如图1所示。
计数器的值是可编程的通过串行或
并行接口，也可直接硬连接。
该PE3336锁相环的地面优化
应用程序。它是对百富勤的制造
的UltraCMOS 过程中，专利的变化上硅
绝缘体（SOI）技术，在蓝宝石衬底上，将提供
砷化镓与经济一体化的表现
传统的CMOS 。
3000兆赫的UltraCMOS 整数N分频PLL
针对低相位噪声应用
特点
3000 MHz运行
÷ 10月11日双模预分频器
内置相位检测器
串行，并行或硬连线
可编程
引脚兼容PE3236
超低相位噪声
采用44引脚PLCC和
为7x7毫米48引脚QFN封装
图1.框图
F
in
F
in
预分频器
10 / 11
主
计数器
13
f
p
D(7:0)
8
SDATA
PRE_EN
M(6:0)
A(3:0)
R(3:0)
f
r
主
20-bit
20
LATCH
Secon-
卡里
20-bit
LATCH
20
20
20
16
相
探测器
PD_U
PD_D
6
6
f
c
v计数器
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PE3336
产品speci fi cation
表1.引脚说明（续）
PIN号
（ 44引脚PLCC ）
PIN号
（ 48引脚QFN ）
针
名字
S_WR
13
7
D
4
M
4
SDATA
14
8
D
5
M
5
SCLK
15
9
D
6
M
6
FSELS
16
10
D
7
PRE_EN
17
11
GND
FSELP
18
12
A
0
直接
串行
E_WR
19
13
并行
A
1
M2_WR
20
14
A
2
SMODE
21
15
A
3
22
23
24
25
26
27
16
17,18
19
20
21
22
BMODE
V
DD
M1_WR
A_WR
Hop_WR
F
in
直接
串行，
并行
直接
所有
所有
并行
并行
串行，
并行
所有
输入
输入
输入
输入
（注1 ）
输入
输入
输入
输入
直接
并行
输入
输入
输入
输入
输入
并行
直接
串行
并行
直接
所有
并行
输入
输入
输入
输入
输入
输入
并行
直接
串行
并行
直接
串行
输入
输入
输入
输入
输入
输入
接口
模式
串行
TYPE
描述
串联负载使能输入。而S_WR为“低” ， SDATA可
串行输出。主寄存器中的数据被传输到
在S_WR或Hop_WR上升沿辅助寄存器。
并行数据总线的第4位
M计数器第4位
二进制串行数据输入。输入数据输入MSB优先。
并行数据总线的第5位。
M计数器位5 。
串行时钟输入。 SDATA被计时串联成20位的
主寄存器（ E_WR “低” ）或8位的增强
注册（ E_WR “高” ）在SCLK的上升沿。
并行数据总线的第6位。
M计数器第6位。
选择主要寄存器（ FSELS = 1）或仲的内容
注册（ FSELS = 0），内部计数器而编程
在串行接口模式。
并行数据总线的第7位（MSB）。
预分频器使能，积极为“低” 。当“高” ，女
in
绕过
预分频器。
地面上。
选择主寄存器的内容（ FSELP = 1）或仲
注册（ FSELP = 0），内部计数器而编程
在并行接口模式。
A计数器0位（ LSB ） 。
增强的寄存器写使能。虽然E_WR是“高” ，
SDATA可串行读入寄存器增强
在SCLK的上升沿。
增强寄存器写入。 D [ 7：0]被锁存到
上E_WR的上升沿增强寄存器。
A计数器第1位。
M2写。 D [ 3：0]被锁存到主寄存器（R [5：4 ]中，M
[ 8:7 ] ）上M2_WR的上升沿。
A计数器第2位。
选择串行总线接口模式（ BMODE = 0，
SMODE = 1），或
并行接口模式（ BMODE = 0 ， SMODE = 0 ） 。
A计数器第3位（ MSB） 。
选择直接接口模式（ BMODE = 1 ） 。
相同的引脚1 。
M1写。 D [ 7：0]被锁存到主寄存器（ Pre_en ，
M [ 6 ：0]）上M1_WR的上升沿。
写。 D [ 7：0]被锁存到主寄存器（R [3： 0]，甲
[3： 0]）上A_WR的上升沿。
合写。主寄存器的内容被锁存
成上Hop_WR的上升沿二次寄存器。
来自VCO预分频器输入。 3.0 GHz的最高频率。
输入
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PE3336
产品speci fi cation
图2.引脚配置（顶视图）
GND
GND
GND
ENH
V
DD
LD
R
3
R
2
R
1
R
0
fr
GND
GND
GND
GND
ENH
V
DD
LD
R3
R2
R1
R0
6
D
0
, M
0
D
1
, M
1
D
2
, M
2
D
3
, M
3
V
DD
V
DD
S_WR ，D
4
, M
4
SDATA ，D
5
, M
5
SCLK ，D
6
, M
6
FSELS ，D
7
， Pre_en
GND
5
4
3
2
1
44 43 42 41 40
39
38
37
36
35
34
33
32
31
30
29
f
c
V
DD
_f
c
PD_U
PD_D
V
DD
C
EXT
V
DD
D
OUT
V
DD
_f
p
f
p
GND
D0 ， M0
D1 ， M1
D2 ， M2
D3 ， M3
V
DD
V
DD
S_W R， D 4， M4的
SDATA ，D5 M5
SCLK ， D6 ， M6
FSELS ，D7， Pre_en
GND
48 47 46 45 44 43 42 41 40 39 38 37
7
8
9
10
11
12
13
14
15
16
17
18 19 20 21 22 23 24 25 26 27 28
1
2
3
4
5
6
7
8
9
10
11
f
r
36
35
34
33
32
31
30
29
28
27
26
25
f
c
V
DD
_f
c
NC
PD_U
PD_D
GND
V
DD
C
EXT
V
DDE
D
OUT
V
DD
_f
p
f
p
FSELP ， A0
12
13 14 15 16 17 18 19 20 21 22 23 24
E_WR ， A1
M2_WR ， A2
SMODE ， A3
BMODE
V
DD
V
DD
M1_WR
A_WR
Hop_WR
鳍
鳍
GND
表1.引脚说明
PIN号
（ 44引脚PLCC ）
1
2
3
4
5
6
7
FSELP ，A
0
E_WR ，A
1
44引脚PLCC
（ 48引脚QFN ）
43
44
45
46
47
48
1
M2_WR ，A
2
PIN号
SMODE ，A
3
BMODE
V
DD
M1_WR
V
DD
R
0
R
1
R
2
R
3
GND
D
0
M
0
D
1
A_WR
针
名字
Hop_WR
F
in
F
in
48引脚QFN
接口
模式
所有
直接
直接
直接
直接
所有
并行
直接
并行
直接
并行
直接
并行
直接
所有
所有
TYPE
（注1 ）
输入
输入
输入
输入
（注1 ）
输入
输入
输入
输入
输入
输入
输入
输入
（注1 ）
（注1 ）
描述
电源输入。输入的范围可以从2.85 V至3.15 V.
绕过建议。
v计数器0位（ LSB ） 。
v计数器第1位。
v计数器第2位。
v计数器位3 。
地面上。
并行数据总线的位0 （LSB）。
M计数器0位（ LSB ） 。
并行数据总线的第1位。
M计数器第1位。
并行数据总线的第2位。
M计数器第2位。
并行数据总线的第3位。
M计数器位3 。
相同的引脚1 。
相同的引脚1 。
8
2
M
1
D
2
9
3
M
2
D
3
10
11
12
4
M
3
5
6
V
DD
V
DD
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│
的UltraCMOS RFIC 解决方案
PE3336
产品speci fi cation
表1.引脚说明（续）
PIN号
（ 44引脚PLCC ）
28
29
30
PIN号
（ 48引脚QFN ）
23
24
25
针
名字
F
in
GND
f
p
接口
模式
所有
所有
所有
TYPE
描述
预分频器的互补输入。旁路电容应该是
放置在尽可能靠近此引脚和连接
系列具有50
直接电阻器的接地平面。
地面上。
输入
产量
监测引脚主分频器的输出。交换活动可
通过增强的寄存器编程或禁用
浮动或接地V
DD
引脚31 。
V
DD
适用于F
p
。可以悬空或连接到GND禁用
这架F
p
输出。
数据输出。该MSEL信号和原始预分频器的输出是
通过增强的寄存器可以从DOUT
编程。
相同的引脚1 。
PD_U和PD_D逻辑“非”通过对终止
芯片， 2 kΩ的串联电阻。连接CEXT到外部
电容器将低通滤波器的输入到反相放大
用于驱动的LD 。
相同的引脚1 。
PD_D是脉冲下来当f
p
导致F
c
.
PD_U是脉冲下来当f
c
导致F
p
.
31
26
V
DD
-f
p
所有
串行，
并行
所有
（注1 ）
32
33
27
28
DOUT
V
DD
产量
（注1 ）
34
29
CEXT
所有
产量
35
36
37
38
30
32
33
35
V
DD
PD_D
PD_U
V
DD
-f
c
所有
所有
所有
所有
（注1 ）
产量
（注1 ）
V
DD
适用于F
c
可以悬空或连接到GND禁用
这架F
c
输出。
监控引脚，以供参考分频器的输出。交换活动可
通过增强的寄存器编程或禁用
浮动或接地V
DD
引脚38 。
地面上。
地面上。
39
40
41
42
43
36
31,37
38,39
40
41
42
34
f
c
GND
GND
f
r
LD
ENH
NC
所有
所有
所有
所有
所有
串行，
并行
所有
产量
输入
产量
参考频率输入。
锁定检测和CEXT的开漏逻辑反转。当
环路处于锁定状态， LD是高阻抗，否则LD是
逻辑低电平（ “0”） 。
增强模式。当置为低电平（ “0”） ，增强
寄存器位功能。
无连接。
44
不适用
注1 ：
输入
所有V
DD
引脚由二极管连接的，并且必须具有相同的正电压电平来提供。
V
DD
-f
p
和V
DD
-f
p
用于将F电源
p
和f
c
输出，也可以悬空或连接到GND禁用的F
p
和f
c
输出。
注2 ：
所有数字输入引脚具有70 kΩ的上拉或下拉电阻到地。
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第15 4
PE3336
产品speci fi cation
表2.绝对最大额定值
符号
V
DD
V
I
I
I
I
O
T
英镑
表4. ESD额定值
单位
V
V
注1 ：
mA
mA
°C
周期性采样，而不是100 ％测试。每MIL-进行测试
STD- 883 ， M3015 C2
参数/条件
电源电压
在任何输入电压
DC到任何输入
DC到任何输出
储存温度
民
-0.3
-0.3
-10
-10
-65
最大
4.0
V
DD
+10
+10
150
符号
V
ESD
参数/条件
静电放电电压（人体
水平
1000
单位
V
静电放电（ ESD ）注意事项
在处理这个的UltraCMOS 器件，观察
你将与使用相同的注意事项
其他ESD敏感设备。虽然这个设备
包含电路，以保护其免受损坏，由于
ESD ，应采取预防措施，以避免
超过表4规定的额定值。
闭锁避免
与传统的CMOS器件，的UltraCMOS
设备是免疫的闩锁。
表3.工作额定值
符号
V
DD
T
A
参数/条件
电源电压
工作环境
民
2.85
-40
最大
3.15
85
单位
V
°C
表5. DC特性：
V
DD
= 3.0 V， -40°C <牛逼
A
< 85 ℃，除非另有说明
符号
I
DD
预分频器被禁用
预分频
数字输入：所有除F
r
, R
0
, F
in
,
F
in
V
IH
V
IL
I
IH
I
IL
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
V
DD
= 2.85至3.15 V
V
DD
= 2.85至3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-1
0.7× V
DD
0.3× V
DD
+70
V
V
A
A
参数
操作电源电流;
条件
V
DD
= 2.85至3.15 V
民
典型值
10
19
最大
单位
mA
26
mA
参考分频器输入：F
r
I
国际卫生条例
I
ILR
高电平输入电流
低电平输入电流
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-100
+100
A
A
R0输入（上拉电阻） ，R
0
I
IHRO
I
ILRO
高电平输入电流
低电平输入电流
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-5
+5
A
A
计数器和鉴相器输出：F
c
, f
p
， PD_D ，
PD_U
V
老
V
OHD
输出电压低
输出电压高
I
OUT
= 6毫安
I
OUT
= -3毫安
V
DD
- 0.4
0.4
V
V
锁定检测输出： CEXT ， LD
V
OLC
V
OHC
V
OLLD
输出电压低， CEXT
输出电压高， CEXT
输出电压低， LD
I
OUT
= 100毫安
I
OUT
= -100毫安
I
OUT
= 6毫安
V
DD
- 0.4
0.4
0.4
V
V
V
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第15个5
产品speci fi cation
PE3336
产品说明
百富勤的PE3336是一款高性能的整数N分频PLL
能频率合成高达3000 MHz的。该
该PE3336卓越的相位噪声性能使得它
应用的理想选择，如LMDS / MMDS / WLL
基站和苛刻的地面系统。
该PE3336配有10/11双模分频器，
计数器和相位比较器，如图1所示。
计数器的值是可编程的通过串行或
并行接口，也可直接硬连接。
该PE3336锁相环的地面优化
应用程序。它是对百富勤的制造
的UltraCMOS 过程中，专利的变化上硅
绝缘体（SOI）技术，在蓝宝石衬底上，将提供
砷化镓与经济一体化的表现
传统的CMOS 。
3000兆赫的UltraCMOS 整数N分频PLL
针对低相位噪声应用
特点
3000 MHz运行
÷ 10月11日双模预分频器
内置相位检测器
串行，并行或硬连线
可编程
引脚兼容PE3236
超低相位噪声
采用44引脚PLCC和
为7x7毫米48引脚QFN封装
图1.框图
F
in
F
in
预分频器
10 / 11
主
计数器
13
f
p
D(7:0)
8
SDATA
PRE_EN
M(6:0)
A(3:0)
R(3:0)
f
r
主
20-bit
20
LATCH
Secon-
卡里
20-bit
LATCH
20
20
20
16
相
探测器
PD_U
PD_D
6
6
f
c
v计数器
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产品speci fi cation
表1.引脚说明（续）
PIN号
（ 44引脚PLCC ）
PIN号
（ 48引脚QFN ）
针
名字
S_WR
13
7
D
4
M
4
SDATA
14
8
D
5
M
5
SCLK
15
9
D
6
M
6
FSELS
16
10
D
7
PRE_EN
17
11
GND
FSELP
18
12
A
0
直接
串行
E_WR
19
13
并行
A
1
M2_WR
20
14
A
2
SMODE
21
15
A
3
22
23
24
25
26
27
16
17,18
19
20
21
22
BMODE
V
DD
M1_WR
A_WR
Hop_WR
F
in
直接
串行，
并行
直接
所有
所有
并行
并行
串行，
并行
所有
输入
输入
输入
输入
（注1 ）
输入
输入
输入
输入
直接
并行
输入
输入
输入
输入
输入
并行
直接
串行
并行
直接
所有
并行
输入
输入
输入
输入
输入
输入
并行
直接
串行
并行
直接
串行
输入
输入
输入
输入
输入
输入
接口
模式
串行
TYPE
描述
串联负载使能输入。而S_WR为“低” ， SDATA可
串行输出。主寄存器中的数据被传输到
在S_WR或Hop_WR上升沿辅助寄存器。
并行数据总线的第4位
M计数器第4位
二进制串行数据输入。输入数据输入MSB优先。
并行数据总线的第5位。
M计数器位5 。
串行时钟输入。 SDATA被计时串联成20位的
主寄存器（ E_WR “低” ）或8位的增强
注册（ E_WR “高” ）在SCLK的上升沿。
并行数据总线的第6位。
M计数器第6位。
选择主要寄存器（ FSELS = 1）或仲的内容
注册（ FSELS = 0），内部计数器而编程
在串行接口模式。
并行数据总线的第7位（MSB）。
预分频器使能，积极为“低” 。当“高” ，女
in
绕过
预分频器。
地面上。
选择主寄存器的内容（ FSELP = 1）或仲
注册（ FSELP = 0），内部计数器而编程
在并行接口模式。
A计数器0位（ LSB ） 。
增强的寄存器写使能。虽然E_WR是“高” ，
SDATA可串行读入寄存器增强
在SCLK的上升沿。
增强寄存器写入。 D [ 7：0]被锁存到
上E_WR的上升沿增强寄存器。
A计数器第1位。
M2写。 D [ 3：0]被锁存到主寄存器（R [5：4 ]中，M
[ 8:7 ] ）上M2_WR的上升沿。
A计数器第2位。
选择串行总线接口模式（ BMODE = 0，
SMODE = 1），或
并行接口模式（ BMODE = 0 ， SMODE = 0 ） 。
A计数器第3位（ MSB） 。
选择直接接口模式（ BMODE = 1 ） 。
相同的引脚1 。
M1写。 D [ 7：0]被锁存到主寄存器（ Pre_en ，
M [ 6 ：0]）上M1_WR的上升沿。
写。 D [ 7：0]被锁存到主寄存器（R [3： 0]，甲
[3： 0]）上A_WR的上升沿。
合写。主寄存器的内容被锁存
成上Hop_WR的上升沿二次寄存器。
来自VCO预分频器输入。 3.0 GHz的最高频率。
输入
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产品speci fi cation
图2.引脚配置（顶视图）
GND
GND
GND
ENH
V
DD
LD
R
3
R
2
R
1
R
0
fr
GND
GND
GND
GND
ENH
V
DD
LD
R3
R2
R1
R0
6
D
0
, M
0
D
1
, M
1
D
2
, M
2
D
3
, M
3
V
DD
V
DD
S_WR ，D
4
, M
4
SDATA ，D
5
, M
5
SCLK ，D
6
, M
6
FSELS ，D
7
， Pre_en
GND
5
4
3
2
1
44 43 42 41 40
39
38
37
36
35
34
33
32
31
30
29
f
c
V
DD
_f
c
PD_U
PD_D
V
DD
C
EXT
V
DD
D
OUT
V
DD
_f
p
f
p
GND
D0 ， M0
D1 ， M1
D2 ， M2
D3 ， M3
V
DD
V
DD
S_W R， D 4， M4的
SDATA ，D5 M5
SCLK ， D6 ， M6
FSELS ，D7， Pre_en
GND
48 47 46 45 44 43 42 41 40 39 38 37
7
8
9
10
11
12
13
14
15
16
17
18 19 20 21 22 23 24 25 26 27 28
1
2
3
4
5
6
7
8
9
10
11
f
r
36
35
34
33
32
31
30
29
28
27
26
25
f
c
V
DD
_f
c
NC
PD_U
PD_D
GND
V
DD
C
EXT
V
DDE
D
OUT
V
DD
_f
p
f
p
FSELP ， A0
12
13 14 15 16 17 18 19 20 21 22 23 24
E_WR ， A1
M2_WR ， A2
SMODE ， A3
BMODE
V
DD
V
DD
M1_WR
A_WR
Hop_WR
鳍
鳍
GND
表1.引脚说明
PIN号
（ 44引脚PLCC ）
1
2
3
4
5
6
7
FSELP ，A
0
E_WR ，A
1
44引脚PLCC
（ 48引脚QFN ）
43
44
45
46
47
48
1
M2_WR ，A
2
PIN号
SMODE ，A
3
BMODE
V
DD
M1_WR
V
DD
R
0
R
1
R
2
R
3
GND
D
0
M
0
D
1
A_WR
针
名字
Hop_WR
F
in
F
in
48引脚QFN
接口
模式
所有
直接
直接
直接
直接
所有
并行
直接
并行
直接
并行
直接
并行
直接
所有
所有
TYPE
（注1 ）
输入
输入
输入
输入
（注1 ）
输入
输入
输入
输入
输入
输入
输入
输入
（注1 ）
（注1 ）
描述
电源输入。输入的范围可以从2.85 V至3.15 V.
绕过建议。
v计数器0位（ LSB ） 。
v计数器第1位。
v计数器第2位。
v计数器位3 。
地面上。
并行数据总线的位0 （LSB）。
M计数器0位（ LSB ） 。
并行数据总线的第1位。
M计数器第1位。
并行数据总线的第2位。
M计数器第2位。
并行数据总线的第3位。
M计数器位3 。
相同的引脚1 。
相同的引脚1 。
8
2
M
1
D
2
9
3
M
2
D
3
10
11
12
4
M
3
5
6
V
DD
V
DD
2005 Peregrine半导体公司保留所有权利。
第15 3
文档编号70-0033-02
│
的UltraCMOS RFIC 解决方案
PE3336
产品speci fi cation
表1.引脚说明（续）
PIN号
（ 44引脚PLCC ）
28
29
30
PIN号
（ 48引脚QFN ）
23
24
25
针
名字
F
in
GND
f
p
接口
模式
所有
所有
所有
TYPE
描述
预分频器的互补输入。旁路电容应该是
放置在尽可能靠近此引脚和连接
系列具有50
直接电阻器的接地平面。
地面上。
输入
产量
监测引脚主分频器的输出。交换活动可
通过增强的寄存器编程或禁用
浮动或接地V
DD
引脚31 。
V
DD
适用于F
p
。可以悬空或连接到GND禁用
这架F
p
输出。
数据输出。该MSEL信号和原始预分频器的输出是
通过增强的寄存器可以从DOUT
编程。
相同的引脚1 。
PD_U和PD_D逻辑“非”通过对终止
芯片， 2 kΩ的串联电阻。连接CEXT到外部
电容器将低通滤波器的输入到反相放大
用于驱动的LD 。
相同的引脚1 。
PD_D是脉冲下来当f
p
导致F
c
.
PD_U是脉冲下来当f
c
导致F
p
.
31
26
V
DD
-f
p
所有
串行，
并行
所有
（注1 ）
32
33
27
28
DOUT
V
DD
产量
（注1 ）
34
29
CEXT
所有
产量
35
36
37
38
30
32
33
35
V
DD
PD_D
PD_U
V
DD
-f
c
所有
所有
所有
所有
（注1 ）
产量
（注1 ）
V
DD
适用于F
c
可以悬空或连接到GND禁用
这架F
c
输出。
监控引脚，以供参考分频器的输出。交换活动可
通过增强的寄存器编程或禁用
浮动或接地V
DD
引脚38 。
地面上。
地面上。
39
40
41
42
43
36
31,37
38,39
40
41
42
34
f
c
GND
GND
f
r
LD
ENH
NC
所有
所有
所有
所有
所有
串行，
并行
所有
产量
输入
产量
参考频率输入。
锁定检测和CEXT的开漏逻辑反转。当
环路处于锁定状态， LD是高阻抗，否则LD是
逻辑低电平（ “0”） 。
增强模式。当置为低电平（ “0”） ，增强
寄存器位功能。
无连接。
44
不适用
注1 ：
输入
所有V
DD
引脚由二极管连接的，并且必须具有相同的正电压电平来提供。
V
DD
-f
p
和V
DD
-f
p
用于将F电源
p
和f
c
输出，也可以悬空或连接到GND禁用的F
p
和f
c
输出。
注2 ：
所有数字输入引脚具有70 kΩ的上拉或下拉电阻到地。
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第15 4
PE3336
产品speci fi cation
表2.绝对最大额定值
符号
V
DD
V
I
I
I
I
O
T
英镑
表4. ESD额定值
单位
V
V
注1 ：
mA
mA
°C
周期性采样，而不是100 ％测试。每MIL-进行测试
STD- 883 ， M3015 C2
参数/条件
电源电压
在任何输入电压
DC到任何输入
DC到任何输出
储存温度
民
-0.3
-0.3
-10
-10
-65
最大
4.0
V
DD
+10
+10
150
符号
V
ESD
参数/条件
静电放电电压（人体
水平
1000
单位
V
静电放电（ ESD ）注意事项
在处理这个的UltraCMOS 器件，观察
你将与使用相同的注意事项
其他ESD敏感设备。虽然这个设备
包含电路，以保护其免受损坏，由于
ESD ，应采取预防措施，以避免
超过表4规定的额定值。
闭锁避免
与传统的CMOS器件，的UltraCMOS
设备是免疫的闩锁。
表3.工作额定值
符号
V
DD
T
A
参数/条件
电源电压
工作环境
民
2.85
-40
最大
3.15
85
单位
V
°C
表5. DC特性：
V
DD
= 3.0 V， -40°C <牛逼
A
< 85 ℃，除非另有说明
符号
I
DD
预分频器被禁用
预分频
数字输入：所有除F
r
, R
0
, F
in
,
F
in
V
IH
V
IL
I
IH
I
IL
高电平输入电压
低电平输入电压
高电平输入电流
低电平输入电流
V
DD
= 2.85至3.15 V
V
DD
= 2.85至3.15 V
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-1
0.7× V
DD
0.3× V
DD
+70
V
V
A
A
参数
操作电源电流;
条件
V
DD
= 2.85至3.15 V
民
典型值
10
19
最大
单位
mA
26
mA
参考分频器输入：F
r
I
国际卫生条例
I
ILR
高电平输入电流
低电平输入电流
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-100
+100
A
A
R0输入（上拉电阻） ，R
0
I
IHRO
I
ILRO
高电平输入电流
低电平输入电流
V
IH
= V
DD
= 3.15 V
V
IL
= 0, V
DD
= 3.15 V
-5
+5
A
A
计数器和鉴相器输出：F
c
, f
p
， PD_D ，
PD_U
V
老
V
OHD
输出电压低
输出电压高
I
OUT
= 6毫安
I
OUT
= -3毫安
V
DD
- 0.4
0.4
V
V
锁定检测输出： CEXT ， LD
V
OLC
V
OHC
V
OLLD
输出电压低， CEXT
输出电压高， CEXT
输出电压低， LD
I
OUT
= 100毫安
I
OUT
= -100毫安
I
OUT
= 6毫安
V
DD
- 0.4
0.4
0.4
V
V
V
文档编号70-0033-02
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第15个5
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