一、实验目的

    ①用原理图方法测试十进制加法计数器逻A3933SEQ辑功能并设计测试其应用电路。

    ②用74LS160分别设计六十进制、326进制加法计数电路。

    ③用可预置同步十六进制加法计数器和译码器来设计脉冲分配器。

    ④用74LS161设计任意进制计数器。

    二、实验原理

    时序电路逻辑功能的测试是通过仿真和下载测试，找出时序电路在输入脉冲作用下输出端的状态及状态转换过程，再根据状态转换过程判断该电路能完成什么逻辑功能。

    同步十进制加法计数器

    其原理图如图4. 13所示，是由4个JK触发器和门电路设计而成。

    随着计数脉冲的加入，输出Q3 Q2Q．Q。在0000、0001、0010、…，1001、…、0000之间依次变化，可以考虑在此电路基础上加上清零输入端和进位输出端。

    图4.13  同步十进制加法计数器原理

    741。S160/161是可预置同步十／十六进制加法计数器，通过清零复位（也可置位）可以设计任意进制计数器，下面列举了几个例子，验证时应该以下载测试结果为准。