降额设计主要指组成混合集成电路的CY2305CSXC-1HT电子元器件的降额（亦称减额）使用，降额设计就是电子元器件工作时承受的工作应力适当低于其额定值或经证明的能力，从而达到降低故障率，提高使用可靠性的目的。通过降额，电子元器件的工作应力水平和能够承受的最大应力水平之间的间距加大丁，对于使用中未能预见到的异常现象的防护能力加强了，进而提高了系统的可靠性。
    电子元器件的降额量值是系统的可靠性要求与其成本、性能之间的一个均衡折中。每种电子元器件都有其最佳的降额范围，在该范围内的降额对失效率有显著改善，且设计上易于实施，又不致使成本过度增加。过度的降额并无益处，一是可能会导致电路成本、重量、体积以及复杂度增加而得不偿失，二是有些电子元器件过度降额会使特性发生变化，出现相反效果。
    在最佳降额范围内，一般分为工级降额、Ⅱ级降额和Ⅲ级降额三个等级。
    (1)I级降额
    I级降额为最大降额。适用于电路故障将会危及安全、导致任务失败和造成严重经济损失情况下的降额设计，是保证电路可靠性所必需的最大降额。如采用比之更大的降额，对电路可靠性改进一般不再会增长多少，并且设计上也难以接受。

    (2)Ⅱ级降额
    Ⅱ级降额为中等降额。适用于电路故障将会使工作任务降级和发生不合理的维修费用情况下的降额设计，此级降额仍在降低工作应力可对电路可靠性增长有明显作用的范围内，它比工级降额易于实现。
    (3)Ⅲ级降额
    最小的降额。适用于电路故障只对任务完成有小的影响和可经济修复设备的情况，此级降额可靠性增长效果明显，设计上容易实现。
    通常，用于很重要或很复杂的系统和装备中的混合集成电路才采用I级降额或Ⅱ级降额，不推荐采用Ⅲ级降额。各类电子元器件的详细降额准则及应用指南可参见GJB/Z 35《元器件降额准则》，或者根据任务总体要求确定。表3.1为混合集成电路常用电子元器件降额准则一览表，供设计者参考。