作者：maxim公司 philip murphy编 魏 智译 来源：《国外电子元器件》

近年来，随着微处理器、dsp、数字asic时钟频率的提高，在一些新兴领域中，背板信号的数据速率和总线吞吐率也在稳定提高。而速率的提高使得基于ttl单端信号的功耗大、有抖动和高电平辐射等缺点越来越突出，尽管一些报道认为利用这种标准速率能够保持在50mhz以上，但是，由于传输线阻抗失配和串扰以及较为困难的电源去耦等问题，迫使设计人员寻求更为有效的解决方案。 能够保证所有总线和背板带宽的直接途径增加总线宽度，但采用这种方法会增大线路板布局的难度，而且需要引脚数非常多的连接器，这将导致系统成本的提高、而且非常笨重。当距离超出几个厘米时，采用串行通讯方式是解决上述问题的一个有效方案。对于高速通信系统，如3g基站、路由器、加载/卸载复用器及其它设备，采用串行通讯方式能够获得很大收益。为了保证背板通信具有低误码率、低串扰和低辐射，通常可用低压差分信号（lvds）替代ttl信号。 1 lvds、ecl、pecl、cml的特征 lvds已在对信号完整性、低抖动及较高共模特性要求较高的系统中得到了越来越广泛的应用。是目前用于高速串行接口的有效方案之一。这种方案与ecl、pecl、cml等标准互不相同。其中ecl是基于双极型晶体差分对管的传统高速逻辑标准，采用负偏置电源。pecl则由ecl标准发展而来，在pecl电路中省去了负电源。新一代的ecl器件具有200ps左右的延迟时间，可用于频率高于3ghz的系统。在现有的接口标准中，cml的工作速率最高，可用于千兆位数据速率的系统。与其它标准相比，它还具有一个集成的50ω匹配电阻，从而大大简化了设计。只是当每个端点工作在不同的电源电压时，需外接耦合元件。 表1列出了lvds相对于ecl、pecl、cml系统的主要特点，按照eia/644lvds和ieee1596.3标准规定，lvds采用差分信号，信号范围为250mv至400mv、直流偏置1.2v。

表1 lvds、ecl、pecl、cml逻辑标准对照表 参 数 lvds ecl pecl cml 差分电压摆幅 250～400mv 约0.8v 约0.8v 0.4v 直流偏置 1.2v -1.3v vcc-1.3v vcc-0.2v 延迟时间 约1ns 200ps 200ps 　 lvds的差分特性使其具有了许多优点，如抑制共模噪声，自身不产生噪声等（假设差分信号完全同步，正、负输出之间没畸变）。另外，lvds能够用cmos工艺实现，易于同其它电路一起集成。 由于lvds是差分信号，吸取电源电流的峰值较低，只需加适当的去耦电容即可解决电源退耦问题。通常lvds的功率低于ecl和cml，当然，在某种程度上这取决于所采用的匹配方案。 2 lvds的应用 lvds大多用于时钟分配和一点到多点的信号分配。时钟分配对不同子系统需要同一参考时钟源的数字系统非常重要，因为多数情况下基站的dsp需要与射频信号处理器同步，因而需要利用锁相环（pll）来产生所需要的本振频率，还应将a/d转换锁定到中心参考时钟上。当与无线接收机一起工作时，还必须以尽可能低的辐射分配时钟，以避免对小信号通路的影响。 把高速信号分配给不同单元时可以采用不同的策略，其中有两种极端情况：一种是钭一路信号源/驱动器的信号分配给所有单元（称为“多点分配器”）；另一种是将多路信号分配给一个单元（称为“多点至单点复用器”）。图1给出了这两种情况的区别。对于多点分配器，驱动器要保证足以驱动所有的接收器和传输媒介（电缆、连接器、背板），且总线通常需要在末级接收器加匹配阻抗。所有分支与总线的距离应尽可能短，以避免影响信号的完整性，做到这一点对于目前的高密度线路板并非易事。 多点至单点复用结构中需要多路驱动器，可看作是点到点的操作，相当于驱动器与一路本地终端接收机之间的通信。这种结构减少了信号完整性问题，可保证传输媒介的阻抗尽可能一致，并可消除多条支路产生的干扰。max9150就是这样的一种单片ic，利用它可实