引言

　　代码纯化．指在代码设计中及完成后进行自定义的、ieee标准的、设计重用的、可综合性和可测试性等方面的规则检查；

　　代码覆盖率分析．研究仿真中的测试矢量是否足够；

　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的rtl所能达到的性能和面积要求；

　　可测性分析：ip核设计重用中的关键技术。如何保证ip核的高测试覆盖率,如何保证ip核在集成到soc中后的可测试性．是该阶段分析的主要目标。所以在ip核实现之前．要检查ip核设计中是否违反了可测性设计规则；

　　低功耗分析：soc的重要衡量指标。我们在ip核设计阶段就需要将tp核功耗参数进行精确估计并进行相应的功耗优化设计；

　　基于此．本文重点讨论在ic设计过程中ip核的验证测试问题并以互联网上可免费下载的原始ip核资源为例．在与8位risc架构指令兼容的微处理器下载成功。

　　1 ip核与risc体系

　　1.1 ip核

　　ip核是具有知识产权的集成电路芯核的简称其作用是把一组拥有知识产权的、在数字电路中常用但又比较复杂的电路设计功能块(如fir滤波器sdram控制器、pci接口等)设计成可修改参数的集成模块构成芯片的基本单位,以供设计时直接调用从而大大避免重复劳动。

　　1.2 risc处理器

　　risc(reduced instruction set computer．精简指令系统计算机)是ibm公司提出来的、在cisc(complerinstruction set computer复杂指令系统计算机)的基础,上继承和发展起来的一种新型系统结构技术。具有结构简单指令合理成本低廉快捷高效等特点。应用前景被普遍看好。国际it领域的大公司如ibm、dec、intel、arm、motorola、apple、hp等先后将其力量转向risc．并已经开发出各种基于risc的芯片或ip核。

　　soc是进行ia(intel architecture．智能家电)产品开发的主要方法．而基于risc体系的ep(embedded processor，嵌入式处理器)则是soc芯片的核心。可以说，risc是当前计算机发展不可逆转的趋势。

　　1.3 vhdi语言

　　vhdl(very high speed integrated circuit hardware description language．集成电路硬件描述语言)与verilog hdl程序都很适合用来设计架构rcmp reconfigurable microprocessor，可重新规划的微处理器)。为此．我们利用vhdl设计一种嵌入式risc8微处理器及应用芯片．设计后的ip核下载到fpga(field programmable gate array．现场可编程门阵列)芯片上做验证，并在开发板构建视频接口模块等以利于调试和应用。

　　2 ip核的仿真与测试

　　2.1 soc的测试策略

　　soc芯片的测试比传统的asic测试要复杂得多．全面的功能测试通常是不现实的 目前常采用的策略是分别测试所有的电路功能模块在soc芯片中存在各种不同类型的电路模块,每个模块所要求的测试方式也不相同。soc芯片中的模块基本可以分为三类:cpu/dsp、存储器模块、其他功能电路模块。cpu/dsp的测试与传统的cpu/dsp测试类似．通常采用边界扫描方式结合矢量测试方式。存储器的测试一般采用bist测试，比较快捷而容易控制。其他的电路模块按设计难易程度或应用方便性，采用边界扫描或bist。

　　2.2 ip核的测试方案

　　ip核的研究平台有很多种．但一般硬件仿真调试器费用昂贵(几千到数万元)，对于普通用户来说难于承受。为此，本文利用免费的ip核进行改写，利用xilinx ise开发软件和汇编语言翻译过来的机器码作为测试激励，完成了risc结构的xilinx spartan2系列的fpga芯片cpu指令的验证和测试方案．具体方案如下：

　　(1)以vhdl/verilog语言改写或新写8 bit pipelined risc 结构之处理器模块、内存控制器模块以及视频控制接口模块．然后通过xilinx ise 4.1/5.2、modelsim完成行为级仿真、综合以及布局布线等。

　　(2)以某个应用为例将c语言或汇编语言编写的测试算法程序存储在sram中．实现嵌入式处理器及视频控制接口并下载到fpga．从而生成一块可编程的控制器芯片构成一个简化soc应用。

　　(3)如果soc应用成功．则可通过cell-base design flow将其转成asic版图．实现流片。

　　2.3 ip核的验证方法

　　在芯片的设计流程中设计的验证是一个重要而又费时的环节。在进行top_down设计时．从行为级设计开始到rtt级设计再到门级设计相应地利用eda工具进行各个级别的仿真．行为仿真和rtl级仿真属于功能仿真其作用是验证设计模块的逻辑功能 门级仿真是时序仿真用于验证设计模块的时序关系无论是功能仿真或是时序仿真仿真方法有两种．即交互式仿真方法和测试平台法

　　(1)交互式仿真方法。该方法主要是利用eda工具提供的仿真器进行模块的仿真它允许在仿真期间对输入信号赋值，指定仿真执行时间，观察输出波形。当系统的逻辑功能、时序关系达到设计要求后，仿真结束。缺点是输入输出不便于记录归档尤其是输入量比较复杂时，输出不便于观察和比