输出逻辑进一步对最终用于控制功率设＇各的pwm输出波形进行设置，适当地配置optcona／b寄存器，可以设定pwm的输出为高电平有效、低电平有效、强制低或强制高。当pwm输出为高电平有效时，它的极性与相关的非对称fi寸称波形发生器的极性相同。当pwm输出为低电平有效时，它的极性与相关的非对称／对称波形发生器的极性相反。如果寄存器gptcona／b杷应的控制位规定pwm输出为强制高（或低）后，pwm输出就会立即置1（或清零）。

　　总之．在正常的计数模式下，如果比较已经被使能，则通用定时器的pwm输出就会发生变化，如表1（连续增计数模式）和表2（连续增／减计数模式）所列。

　　表1 连续增计数模式下的通用

　　表2 连续增／减计数模式下的通用

　　基于定时器计数模式和输出逻辑的非对称／对称波形发生器同样适用于比较单元。当出现下列情况之一时，所有通用定时器的pwm输出都被置成高阻状态：

　　●软件将gptcona／beg］清零；

　　●pdpintx引脚被拉低而且没有屏蔽；

　　●任何一个复位信号发生；

　　●软件将txcon[1]清零。

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