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PAL的输出和反馈结构

发布时间:2008/12/8 0:00:00 访问次数:1447

  1.专用输出的基本门阵列结构

  专用输出结构如图1所示,组合逻辑宜采用这种结构。图中的输出部分采用或非门,因而也称这种结构为 输出低电平有效。若输出采用或门,则称为高电平有效器件;若将输出部分的或非门改为互补输出的或门 ,则称为互补输出器件。


图1 专用输出结构

  2.可编程i/o结构

  可编程i/o结构如图2所示。其中最上面一个与门所对应的乘积项用于选通三态缓冲器。如果编程时使此 乘积项为“0”,即将该与门的所有输人项全部接通,则三态缓冲器保持高阻状态,这时对应的i/o引脚就 可作为输人脚用,右边的互补输出反馈缓冲器作为输入缓冲器。相反,若编程时使该乘积项为“1”,则 三态缓冲器常通,对应的i/0脚用作输出,同时该输出信号经过互补输出反馈缓冲器可反馈到输人端。一 般情况下,三态输出缓冲器受乘积项控制,可以输出“0”,“1”或高阻状态。


图2 i/0结构

  3,寄存(时序)输出结构

  寄存输出结构如图3所示,在系统时钟(clock)的上升沿,把或门输出存人d触发器,然后通过选通三 态缓冲器把它送到输出端q(低电平有效)。同时,d触发器的q端经过输出反馈缓冲器反馈到与阵列,这 样pal器件就能够实现复杂的逻辑功能。


图3 寄存输出结构

  4.异或结构

  异或结构的pal器件主要是在输出部分增加一个异或门,如图4所示,把乘积和分为两个和项,这两个和 项相异或后,在时钟的上升沿存人d触发器内。异或型pal具有寄存型pal器件的一切特征,而且利用a+0= a和a+1=a很容易实现有条件的保持操作和取反操作。这种操作为计数器和状态机设计提供了简易的实现 方法。

  5.算术选通反馈结构

  这种结构是在异或结构的基础上增加了反馈选通电路,如图5所示,它可以对反馈项


图4 异或pal

  q和输入项i进行二元逻辑操作,产生4个或门输出,进而获得16种可能的逻辑组合,如图6所示。这种结构 的pal对实现快速算术操作(如相加、相减、大于、小于等)很有用。


图5 pal的算术选通反馈结构

  在组成pal的与阵列、或阵列、输出单元和i/o端的4部分中,与阵列和或阵列是核心部分;输出单元的主 要功能是决定输出极性、是否有寄存器作为存储单元、组织各种输出并决定反馈途径;i/o端结构决定是 否一端可作为输入端、输出端或可控的i/0端。


图6 pal产生算术逻辑功能

  欢迎转载,信息来源维库电子市场网(www.dzsc.com)



  1.专用输出的基本门阵列结构

  专用输出结构如图1所示,组合逻辑宜采用这种结构。图中的输出部分采用或非门,因而也称这种结构为 输出低电平有效。若输出采用或门,则称为高电平有效器件;若将输出部分的或非门改为互补输出的或门 ,则称为互补输出器件。


图1 专用输出结构

  2.可编程i/o结构

  可编程i/o结构如图2所示。其中最上面一个与门所对应的乘积项用于选通三态缓冲器。如果编程时使此 乘积项为“0”,即将该与门的所有输人项全部接通,则三态缓冲器保持高阻状态,这时对应的i/o引脚就 可作为输人脚用,右边的互补输出反馈缓冲器作为输入缓冲器。相反,若编程时使该乘积项为“1”,则 三态缓冲器常通,对应的i/0脚用作输出,同时该输出信号经过互补输出反馈缓冲器可反馈到输人端。一 般情况下,三态输出缓冲器受乘积项控制,可以输出“0”,“1”或高阻状态。


图2 i/0结构

  3,寄存(时序)输出结构

  寄存输出结构如图3所示,在系统时钟(clock)的上升沿,把或门输出存人d触发器,然后通过选通三 态缓冲器把它送到输出端q(低电平有效)。同时,d触发器的q端经过输出反馈缓冲器反馈到与阵列,这 样pal器件就能够实现复杂的逻辑功能。


图3 寄存输出结构

  4.异或结构

  异或结构的pal器件主要是在输出部分增加一个异或门,如图4所示,把乘积和分为两个和项,这两个和 项相异或后,在时钟的上升沿存人d触发器内。异或型pal具有寄存型pal器件的一切特征,而且利用a+0= a和a+1=a很容易实现有条件的保持操作和取反操作。这种操作为计数器和状态机设计提供了简易的实现 方法。

  5.算术选通反馈结构

  这种结构是在异或结构的基础上增加了反馈选通电路,如图5所示,它可以对反馈项


图4 异或pal

  q和输入项i进行二元逻辑操作,产生4个或门输出,进而获得16种可能的逻辑组合,如图6所示。这种结构 的pal对实现快速算术操作(如相加、相减、大于、小于等)很有用。


图5 pal的算术选通反馈结构

  在组成pal的与阵列、或阵列、输出单元和i/o端的4部分中,与阵列和或阵列是核心部分;输出单元的主 要功能是决定输出极性、是否有寄存器作为存储单元、组织各种输出并决定反馈途径;i/o端结构决定是 否一端可作为输入端、输出端或可控的i/0端。


图6 pal产生算术逻辑功能

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