ddr sdram的信号例如图1所示，在这里，作为4m×16位×4块结构的256m位的ddr sdram，我们以elpida公司（neo与日立的合资公司）的hm5425161b为例进行说明。在同步dram的基础上添加的信号标注了※符号，与dram控制器的连接如图2所示。首先我们针对这些信号进行说明。

　　图1 ddr－sdram的信号

　　图2 ddr－sdram的连接

　　1. clk（反相时钟）

　　同步dram只有一个时钟输入，与上升沿同步进行操作，而ddr－sdram同时也利用反相时钟。在dmu／dml（数据屏蔽）、dqsu／dqsl（数据选通）和dqn（数据）的采样时利用clk、clk两种时钟。

　　因为在上述以外信号输入的采样时只利用clk，所以认为该信号只应用于数据传输中即可。

　　2. dqsu／dqsl

　　在ddr-sdram的情况下，因为数据传输是非常快的，因此在dram控制器与dram元件之间存在信号偏移的问题。为此，在数据传输时，我们利用dqsu／dqsl判断数据是否确定。该信号可双向使用。

　　读操作时，如果接收到来自dram控制器的read指令，则ddr-sdram将dqs信号设为低电平，然后结合数据切换dqs。虽然ddr-sdram与同步dram在指令的传输上是相同，都在clk的上升沿进行，但ddr－sdram的cas延迟时间值采用整数或者整数＋0．5的值，所以当cas延迟时间是整数时，dqs与clk同相；当cas延迟时间是整数＋0．5时，dqs与clk同相。在主机方面，不是单纯地与时钟同步接受数据，而是根据是否切换了dqs信号来提取数据。

　　写操作时，dram控制器在数据传输开始之前将dqs设置为低电平，数据确定后再进行切换dqs的操作。ddr－sdram是要结合dqs信号提取数据的。

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